Synopsys與華虹NEC共同推出參考設計流程

隨著中國IC產業的快速發展，IC設計廠商需要它們的Foundry廠商能夠達到高產能并擁有設計流程的靈活性。為滿足這些需求，Synopsys公司與上海華虹NEC電子有限公司針對華虹NEC 0.25mm芯片生產線，為共同的用戶一起開發并推出了新一代的參考設計流程。這一經驗證的流程基于Synopsys Galaxy設計平臺和華虹NEC 的I/O和0.25mm標準單元庫。設計者可以從華虹NEC得到設計流程，而且馬上就能夠開始使用Synopsys基于頂級設計工具并經過驗證的方法，從而幫助他們解決復雜SoC設計中時序收斂方面的挑戰，縮短設計周期，更快地達到量產。這個已完成的RTL到GDSII的流程按照SoC設計的典型步驟，提供了分為三個階段的系統性方法。在第一階段——設計綜合階段，使用Design Compiler 和DFT Compiler生成設計的門級網表；在第二階段——設計實現階段，使用Astro 和Physical Compiler進行布局和布線；在第三階段——設計優化和認可階段，在Star-RCXT的支持下，使用PrimeTime 進行了考慮精確寄生效應的時序分析，并使用設計優化和芯片修整工具Astro實現時序收斂。最后，在華虹NEC進行生產之前，使用物理驗證工具Hercules對整個設計的GDSII文件進行驗證和認可。www.synopsys.com