Cadence綜合技術提供新的方法來實現低功耗

Cadence設計系統公司今天發布了專為Cadence Encounter RTL  Compiler綜合技術實現新的低功耗能力，可提升芯片質量（QoS）。Encounter RTL Compiler現在通過將多目標全局優化擴展到動態及泄漏功耗優化，以一種全新的方式實現了低功耗。該單一過程解決方案改進了電源、時序和面積以求獲得更高質量的芯片。Encounter RTL Compiler的整個低功耗綜合解決方案在所有目標的同步優化上是獨一無二的，帶來了最快的芯片實現途徑。
從事納米規模設計的工程師們對功耗最為關注，并且功耗業已成為眾多項目中最主要的優化對象。在數字化實現流程中，大多數泄漏功耗優化是在RTL到門級綜合過程中實現的。Encounter RTL Compiler獨一無二的、針對功耗、速度以及面積的單通路方法意味著更高的QoS以及簡化的設計流。QoS通過布線衡量一個設計的物理特性，主要包括改進的面積利用率、更高的性能以及更低的功耗。不再需要在多次運行及多種工具中進行試驗和錯誤糾正折衷。
“我們將在接下來的設計中使用Encounter RTL Compiler的電源優化工具。我們已經通過SoC Encounter研究出一套基于Encounter RTL Compiler的泄漏縮減方法，該方法能夠幫我們實現高達600MHz的目標速度，同時還能極大程度地減少泄漏功耗。這絕對可以稱得上是一舉兩得。”SandbridgeTechnoloies公司的物理設計師Jeff Turlip如是說。
Cadence公司副總裁Chi－Ping Hsu指出：“借助新低功耗方法，Encounter RTL Compiler將繼續改進其能力生產出質量最好的芯片，實現最快的運行時間和最高的容量。我們很高興能夠提供全局綜合技術以便在整個設計鏈中幫助我們的客戶實現低功耗設計。Artisan和TSMC已經同Cadence充分合作，并借助它們的低功耗內核、器件庫以及工藝技術來驗證RTL Compiler。”
Encounter RTL Compiler 包括一套獨特的著眼全局算法，可以使當前最具挑戰性的低功耗設計實現性能最優化。它可同現有的設計流程一起發揮作用來提升芯片的性能，減少設計時間并獲得質量最好的芯片。