神級經典設計案例：用ARM和FPGA搭建神經網絡處理器通信方案

　　2.2硬件連接

　　從上面的介紹容易發現，ARM芯片的通信對象是基于SRAM工藝的FPGA芯片上的存儲體。因此，FPGA芯片作為存儲設備時，ARM芯片可直接與其相連。ARM與FPGA硬件連接示意圖如圖6所示。

　　圖6 ARM與FPGA硬件連接示意圖

　　ARM與FPGA的片上存儲體的地址總線連接設置為12位，足夠存儲和尋址需求。

　　數據總線的寬度為28位。神經網絡處理器的數據精度為16位[4]，FPGA樣本數據寄存器還有12位外部擴展存儲器的地址數據，因此整個數據總線的寬度為二者之和。除樣本數據寄存器之外的片上存儲體，數據線占用28位數據總線中的低16位。

　　控制總線包括ARM端的片選線nGCS6和讀/寫控制線。對ARM相應的寄存器進行配置可激活BANK6(FPGA片上存儲體)和讀/寫數據。

　　根據數據存儲位置的不同，硬件連接可分成兩方面。如圖7所示。

　　圖7 FPGA端部分硬件連接示意圖

　　3 ZDMA控制設計

　　ARM端與FPGA端的數據通信如圖8所示，分為3個階段：

　　①網絡初始化階段的數據通信：配置網絡初始化數據。a)需對網絡訓練執行階段②，b)否則執行階段③。

　　②網絡訓練階段的通信：下載訓練樣本數據，訓練完成上傳穩定的權值。

　　③實際應用階段的通信：下載實際樣本數據，上傳處理結果。

　　每一個階段都是在ZDMA的方式下進行。每一個階段完成后都會進入中斷，提示本階段完成并進行下一步操作。

　　圖8 數據通信階段流程圖

　　3.1下載數據時ZDMA的配置

　　按照是否為樣本數據，通信可分為兩個階段：一是面向FPGA片上集成存儲系統的非樣本數據通信，二是面向FPGA片外擴展存儲器的樣本數據通信。

　　本設計使用ZDMA0、ZDMA1兩個通道中的一個。與ZDMA有關的特殊功能寄存器有：

　　ZDMA控制寄存器(①ZDCONn)：主要用于對DMA通道進行控制，允許外部DMA請求(nXDREQ)。

　　ZDMA0/1初始源/目的地址和計數寄存器、ZDMA0/1當前源/目的地址和計數寄存器。

　　ZDMAn初始/當前源地址寄存器(②ZDISRC、③ZDCSRC)：初始源地址為數據在ARM芯片內存的存放地址;當前源地址為即將傳輸的數據的內存地址，值為初始源地址+計數值。

　　ZDMAn初始/當前目的地址寄存器(④ZDIDES、⑤ZDCDES)：分為兩個階段：第一階段傳輸非樣本數據時初始目的地址為BANK6的起始地址;當前目的地址是變化的，為初始目的地址+計數值。第二階段傳輸樣本數據時初始目的地址也是當前目的地址，為樣本數據寄存器的地址。

　　ZDMAn初始/當前目的計數寄存器(⑥ZDICNT、⑦ZDCCNT)：初始值為0，當前值隨著傳輸數據的個數逐一遞增，直至達到所有數據的數量。樣本數據和非樣本數據的傳輸分兩個階段進行，各自獨立。

　　從這個過程中可以看出，配置ZDMA時需考慮FPGA端存儲結構體多樣性的問題。

　　3.2上傳數據時ZDMA的配置

　　神經網絡處理器的穩定權值和處理結果存儲在FPGA上統一編址的專用寄存器組B中，不存在存儲結構體多樣性的問題，所以上傳數據時ZDMA的配置相對簡單：

　　初始源地址即專用寄存器組B的起始地址，每傳送一次數據專用寄存器組的地址指針+1并作為當前源地址。

　　初始目的地址為要存放數據的內存塊的起始地址，每傳送一次數據內存塊地址指針+1并作為當前目的地址。

　　計數寄存器的初始值為0，每傳送一次數據其值+1，達到設定的目標值時數據上傳即完成。

　　結語

　　本文首先介紹了人工神經網絡的模型和算法以及FPGA的實現，并通過對網絡結構的分析設計了FPGA端的數據存儲系統。然后分析了ARM端和FPGA端各自的功能，在此基礎上把兩者結合在一起，設計了一種利用ARM的ZDMA方式相互通信的方案。

　　第一，存儲位置為FPGA端的外部擴展存儲器。①ARM與FPGA通過12位地址總線、28位數據總線及控制總線直接相連，數據寫入樣本數據寄存器。②樣本數據寄存器的28位數據按照12位地址數據、16位樣本數據，通過FPGA與外部擴展存儲器之間的12位地址總線、16位數據總線，在存儲控制模塊的控制下，把樣本數據寫入擴展存儲器。因此，把樣本數據寄存器分為兩部分，低16位為樣本數據，高12位為該樣本數據在外部擴展存儲器的存儲地址，如下所示。

　　第二，存儲位置為FPGA的片上存儲體。ARM與FPGA通過12位地址總線、28位數據總線中的低16位、控制總線直接相連，控制寄存器組、專用寄存器組、分布式存儲器連接在這些總線上面。

　　片上集成存儲系統采用統一編址的方式，其優勢在于可以通過ARM芯片的DMA方式進行數據傳輸，既可以提高傳輸速率又能夠釋放CPU.外部擴展存儲器因為只受FPGA控制而采用獨立編址，但地址域的設計接續片上集成存儲系統的地址，如此方便操作。