新聞中心

        EEPW首頁 > 嵌入式系統 > 設計應用 > 神級經典設計案例:用ARM和FPGA搭建神經網絡處理器通信方案

        神級經典設計案例:用ARM和FPGA搭建神經網絡處理器通信方案

        作者: 時間:2015-08-24 來源:網絡 收藏

          引言

        本文引用地址:http://www.104case.com/article/279151.htm

          人工神經網絡在很多領域得到了很好的應用,尤其是具有分布存儲、并行處理、自學習、自組織以及非線性映射等特點的網絡應用更加廣泛。嵌入式便攜設備也越來越多地得到應用,多數是基于內核及現場可編程門陣列的嵌入式應用。某人工神經網絡的處理器能夠對數據進行運算處理,為了實現集數據通信、操作控制和數據處理于一體的便攜式神經網絡處理器,需要設計一種基于嵌入式內核及現場可編程門陣列的主從結構處理系統滿足要求。

          1人工神經網絡處理器

          1.1人工神經網絡模型

          人工神經網絡是基于模仿大腦功能而建立的一種信息處理系統。它實際上是由大量的、很簡單的處理單元(或稱神經元),通過廣泛的互相連接而形成的復雜網絡系統。最早的神經元模型是MP模型,由輸入X、連接權值W和閾值θ、激活函數f和輸出O組成,如圖1所示。

          

         

          圖1人工神經元的MP模型

          神經元j的輸出為:

          

         

          式中:netj是神經元j的凈輸入,xi是神經元j的輸入,wij是神經元i到神經元j的權值,θj是神經元j的閾值,f()是神經元凈輸入和輸出之間的變換函數,稱為激活函數。[1]

          后來的各種網絡模型基本都由這幾個因素構成,例如圖2的三層BP神經網絡模型。

          

         

          圖2三層BP神經網絡模型

          三層BP網絡的標準學習算法如下[2],當網絡輸出與期望輸出不等時,存在輸出誤差E,定義如下:

          

         

          容易看出,各層權值調整公式均由3個因素決定,即學習率η、本層輸出的誤差信號δ以及本層出入信號Y(或X)。其中,輸出層誤差信號與網絡的期望輸出與實際輸出之差有關,直接反映了輸出誤差,而各隱層的誤差信號與前面各層的誤差信號都有關,是從輸出層開始逐層反傳過來的。

          神經網絡的訓練學習的過程就是通過不斷地調整各個節點的權值,使輸出誤差達到最小,最終獲得穩定可靠的權值,實現網絡的預定功能。

          1.2人工神經網絡的FPGA實現

          算法公式實際隱含著各種運算過程,乘累加計算、激活函數及其導數的計算和邏輯運算是3種必不可少的運算,因此FPGA的實現主要是各種運算器的設計和連接。處理器要處理各種類型的數據,樣本數據X(訓練樣本、實際樣本),網絡參數(學習速率η、每層神經元個數n等)和權值W是必不可少的。網絡參數和初始權值用來對網絡初始化,訓練樣本用來訓練網絡學習,最后在網絡應用階段對實際樣本進行處理。

          

         

          圖3神經網絡的運算模塊和數據存儲結構圖

          圖3展示的是FPGA神經網絡處理器的主體部分:存儲模塊和運算模塊。根據網絡的結構特點,連接權值處于各個神經元節點的連接處,與各自的權值運算結構一一對應,為分布式,所以分布式存儲器WM中存儲權值數據;樣本數據統一從網絡的輸入層進入網絡,故DM中存儲樣本數據;MAE是處理器的運算部分。

          2通信硬件設計

          2.1系統整體架構

          系統整體結構框圖如圖4所示,分為端和FPGA端兩個部分。ARM端有兩個功能:一是從內存中讀取已有數據,通過DMA方式下載到FPGA端,按照數據類型將數據下載到不同的存儲設備和存儲空間;二是對FPGA進行控制,主要是各種中斷操作。FPGA端的功能是接收ARM傳送的數據,存儲數據,并在微程序控制器的控制下進行運算處理,最后把結果上傳給ARM.

          

         

          圖4系統整體結構框圖

          ARM端以S3C44B0X芯片為核心,外部擴展各類設備構成。S3C44B0X是三星公司的16/32位微處理器,片內集成了ARM7TDMI核,并在此基礎上集成了豐富的外圍功能模塊,為嵌入式設備提供一個低成本高性能的方案。

          S3C44B0X擁有4通道的DMA控制器,兩個ZDMA,連接于SSB(三星系統總線);另外兩個BDMA,連接在SSB和SPB(三星外圍總線)之間的接口層。其中ZDMA可從存儲器到存儲器、存儲器到I/O設備和I/O設備到存儲器傳送數據。DMA操作由S/W或來自外部請求引腳(nXDREQ0/1)的請求來啟動。[3]

          在DMA操作中,通過配置DMA特殊功能寄存器來實現對DMA的控制,如圖5所示。

          

         

          圖5 ZDMA控制器框圖

          FPGA端的組成為FPGA芯片和擴展存儲器。按處理數據類型的不同設計不同的存儲結構,具體如下所列。神經網絡的結構參數存放于控制寄存器組,初始權值、穩定權值存放于分布式存儲器,其他參數(學習速率、學習速率調整因子等)存放于專用寄存器組A中,處理結果存放于專用寄存器組B中,樣本數據存放于擴展存儲器SD卡中。

          

         

          以上所述的存儲體,除擴展存儲器外其他結構都在FPGA芯片內部設計完成。采用這種設計是基于FPGA片上存儲資源的使用情況:①FPGA的配置文件占用;②分布式存儲器占用;③各類寄存器組占用。當樣本數據數量較大時會占用比較大的空間,FPGA芯片將不能滿足,因此不能把樣本數據存儲在片上,而是存儲于擴展存儲器。

        fpga相關文章:fpga是什么


        通信相關文章:通信原理


        存儲器相關文章:存儲器原理



        上一頁 1 2 下一頁

        關鍵詞: ARM FPGA

        評論


        相關推薦

        技術專區

        關閉
        主站蜘蛛池模板: 沛县| 沁源县| 会东县| 陈巴尔虎旗| 东方市| 宜州市| 图们市| 民县| 蒙自县| 察隅县| 读书| 桐乡市| 涡阳县| 喀喇沁旗| 拉孜县| 承德市| 三原县| 清丰县| 潜江市| 灌云县| 朝阳县| 五大连池市| 青阳县| 侯马市| 鄂托克前旗| 徐州市| 会宁县| 奉新县| 印江| 扬州市| 浦北县| 彭阳县| 武平县| 沙坪坝区| 龙江县| 贵溪市| 潢川县| 炎陵县| 贵州省| 宜宾市| 永胜县|