FPGA四大設計要點解析及應用方案集錦

　　FPGA設計要點之二：FSM

　　FSM：有限狀態機。這個可以說時邏輯設計的基礎。幾乎稍微大一點的邏輯設計，幾乎都能看得到FSM。FSM分為moore型和merly型，moore型的狀態遷移和變量無關，merly型則有關。實際使用中大部分都采用merly型。

　　FSM通常有2種寫法：單進程、雙進程。

　　初學者往往喜歡單進程寫法，格式如下：

　　always @( posedge clk or posedge rst )

　　begin

　　if ( rst == 1‘b1 )

　　FSM_status <= 。。.。。.;

　　else

　　case ( FSM_status )

　　。。.。。.;

　　endcase

　　end

　　簡單的說，單進程FSM就是把所有的同步、異步處理都放入一個always中。

　　FPGA設計要點之三：latch

　　首先回答一下：

　　1)stateCAD沒有用過，不過我感覺用這個東東在構建大的系統的時候似乎不是很方便。也許用system C或者system Verilog更好一些。

　　2)同步、異步的叫法是我所在公司的習慣叫法，不太對，不過已經習慣了，呵呵。

　　這次講一下latch。latch的危害已經說過了，這里不再多說，關鍵講一下如何避免。

　　1)在組合邏輯進程中，if語句一定要有else!并且所有的信號都要在if的所有分支中被賦值。

　　always @( * ) begin

　　if ( sig_a == 1‘b1 ) sig_b = sig_c;

　　end

　　這個是絕對會產生latch的。

　　正確的應該是

　　always @( * ) begin

　　if ( sig_a == 1’b1 ) sig_b = sig_c;

　　else sig_b = sig_d;

　　end

　　另外需要注意，下面也會產生latch。也就是說在組合邏輯進程中不能出現自己賦值給自己或者間接出現自己賦值給自己的情況。

　　always @( * ) begin

　　if ( rst == 1‘b1 ) counter = 32’h00000000;

　　else counter = counter + 1;

　　end

　　但如果是時序邏輯進程，則不存在該問題。

　　2)case語句的default一定不能少!

　　原因和if語句相同，這里不再多說了。

　　需要提醒的是，在時序邏輯進程中，default語句也一定要加上，這是一個很好的習慣。

　　3)組合邏輯進程敏感變量不能少也不能多。

　　這個問題倒不是太大，verilog2001語法中可以直接用 * 搞定了。順便提一句，latch有弊就一定有利。在FPGA的LE中，總存在一個latch和一個D觸發器，在支持DDR的IOE(IOB)中也存在著一個latch來實現DDIO。不過在我們平時的設計中，對latch還是要盡可能的敬而遠之。

　　FPGA設計要點之四：邏輯仿真

　　仿真是FPGA設計中必不可少的一步。沒有仿真，就沒有一切。仿真是一個單調而繁瑣的工作，很容易讓人產生放棄或者偷工減料的念頭。這時一定要挺住!仿真分為單元仿真、集成仿真、系統仿真。

　　單元仿真：針對每一個最小基本模塊的仿真。單元仿真要求代碼行覆蓋率、條件分支覆蓋率、表達式覆蓋率必須達到100%!這三種覆蓋率都可以通過MODELSIM來查看，不過需要在編譯該模塊時要在Compile option中設置好。

　　集成仿真：將多個大模塊合在一起進行仿真。覆蓋率要求盡量高。

　　系統仿真：將整個硬件系統合在一起進行仿真。此時整個仿真平臺包含了邏輯周邊芯片接口的仿真模型，以及BFM、Testbench等。系統仿真需要根據被仿真邏輯的功能、性能需求仔細設計仿真測試例和仿真測試平臺。系統仿真是邏輯設計的一個大分支，是一門需要專門學習的學科。