FPGA四大設計要點解析及應用方案集錦

　　本文敘述概括了FPGA應用設計中的要點，包括，時鐘樹、FSM、latch、邏輯仿真四個部分。

　　FPGA的用處比我們平時想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元(LE)。早期的FPGA相對比較簡單，所有的功能單元僅僅由管腳、內部buffer、LE、RAM構建而成，LE由LUT(查找表)和D觸發器構成，RAM也往往容量非常小。現在的FPGA不僅包含以前的LE，RAM也更大更快更靈活，管教IOB也更加的復雜，支持的IO類型也更多，而且內部還集成了一些特殊功能單元，包括：

　　DSP：實際上就是乘加器，FPGA內部可以集成多個乘加器，而一般的DSP芯片往往每個core只有一個。換言之，FPGA可以更容易實現多個DSP core功能。在某些需要大量乘加計算的場合，往往多個乘加器并行工作的速度可以遠遠超過一個高速乘加器。

　　SERDES：高速串行接口。將來PCI-E、XAUI、HT、S-ATA等高速串行接口會越來越多。有了SERDES模塊，FPGA可以很容易將這些高速串行接口集成進來，無需再購買專門的接口芯片。

　　CPU core：分為2種，軟core和硬core。軟core是用邏輯代碼寫的CPU模塊，可以在任何資源足夠的FPGA中實現，使用非常靈活。而且在大容量的FPGA中還可以集成多個軟core，實現多核并行處理。硬core是在特定的FPGA內部做好的CPU core，優點是速度快、性能好，缺點是不夠靈活。

　　不過，FPGA還是有缺點。對于某些高主頻的應用，FPGA就無能為力了。現在雖然理論上FPGA可以支持的500MHz，但在實際設計中，往往200MHz以上工作頻率就很難實現了。

　　FPGA設計要點之一：時鐘樹

　　對于FPGA來說，要盡可能避免異步設計，盡可能采用同步設計。同步設計的第一個關鍵，也是關鍵中的關鍵，就是時鐘樹。一個糟糕的時鐘樹，對FPGA設計來說，是一場無法彌補的災難，是一個沒有打好地基的大樓，崩潰是必然的。

　　具體一些的設計細則：

　　1)盡可能采用單一時鐘;

　　2)如果有多個時鐘域，一定要仔細劃分，千萬小心;

　　3)跨時鐘域的信號一定要做同步處理。對于控制信號，可以采用雙采樣;對于數據信號，可以采用異步fifo。需要注意的是，異步fifo不是萬能的，一個異步fifo也只能解決一定范圍內的頻差問題。

　　4)盡可能將FPGA內部的PLL、DLL利用起來，這會給你的設計帶來大量的好處。

　　5)對于特殊的IO接口，需要仔細計算Tsu、Tco、Th，并利用PLL、DLL、DDIO、管腳可設置的delay等多種工具來實現。簡單對管腳進行Tsu、Tco、Th的約束往往是不行的。

　　可能說的不是很確切。這里的時鐘樹實際上泛指時鐘方案，主要是時鐘域和PLL等的規劃，一般情況下不牽扯到走線時延的詳細計算(一般都走全局時鐘網絡和局部時鐘網絡，時延固定)，和ASIC中的時鐘樹不一樣。對于ASIC，就必須對時鐘網絡的設計、布線、時延計算進行仔細的分析計算才行。