FPGA最小系統之：實例2 在Xilinx的FPGA開發板上運行第一個FPGA程序

ModelSim和Synplify Pro是比較通用的第三方仿真和綜合軟件。在這里如果我們選擇了使用第三方的軟件進行綜合及仿真的話，在后面執行相應步驟的時候ISE Navigator就會自動尋找并打開相應的軟件。

（4）添加設計文件。

填寫好FPGA型號和使用的綜合，仿真軟件后，單擊“Next”按鈕打開如圖2.72所示的創建源文件對話框。

圖2.72 創建源文件對話框

在這個對話框里面，允許用戶為即將建立的工程創建一個新的源文件，并且這里只可以創建一個源文件。其他的要在工程建立以后創建，也可以在創建工程以后再建立所有的源文件。直接單擊“Next”按鈕，進入如圖2.73所示的添加源文件對話框。

在這個對話框里面為即將建立的工程添加已經存在的源文件。如果沒有現成的源文件，直接單擊“Next”按鈕，完成新工程的創建。

（5）完成工程創建。

在如圖2.74所示的新工程信息對話框中，列出了新建工程的相關參數及屬性。

在這個對話框里面顯示將要創建的工程的全部信息，確認無誤后單擊“Finish”按鈕，Project Navigator將自動創建一個名為sw_led的工程。如圖2.75所示是新工程的界面。

圖2.73 添加源文件對話框

圖2.74 工程信息對話框

圖2.75 工程創建后的界面

2．設計輸入

創建好工程以后就要為工程添加源文件了，具體方法如下。

為工程添加源文件有兩種方式，可以雙擊“Process View”對話框里面的“Create New Source”，也可以在“Module View”對話框里面的“xc3s400-4pq208”圖標上面單擊鼠標右鍵，選擇“New Source…”選項，如圖2.76所示。

圖2.76 添加源文件的兩種方式

選擇“New Source”，彈出如圖2.77所示的新建源文件對話框。

圖2.77 新建資源對話框

在右面的“File Name”欄里面填寫要生成的源文件的名字，在“Location”欄填寫源文件保存的路徑，一般位于工程文件夾里面，沒有特殊需要不必更改。另外一定要選擇“Add to project”選項，然后在左邊的一排圖標里面選擇源文件的類型后單擊“Next”按鈕，進入如圖2.78所示的Verilog源定義對話框。

可以在上面的對話框里面輸入源文件的模塊名稱和管腳定義，也可以先不輸入，后面寫程序的時候自己輸入。單擊“Next”按鈕，完成源文件的創建，在如圖2.79所示的對話框中列出了新建源文件的一些信息。

確認信息無誤后，單擊“Finish”按鈕，ISE將生成名為sw_led.v的源文件，如圖2.80所示。

圖2.78 新建Verilog文件設置對話框

圖2.79 新建源文件信息對話框

圖2.80 添加新資源后工程界面

用戶可以在工作區中開始進行設計的輸入，也可參考實例代碼中的例程，將代碼直接復制到新建的Verilog文件下。輸入好程序以后，保存源文件，完成設計的輸入。