提高芯片驗(yàn)證效率　明導(dǎo)企業(yè)驗(yàn)證平臺(tái)新登場(chǎng)

　　明導(dǎo)國際(Mentor Graphics)企業(yè)驗(yàn)證平臺(tái)(EVP)出爐。為大幅提高IC設(shè)計(jì)公司的生產(chǎn)力總體驗(yàn)證投資回報(bào)率，明導(dǎo)開發(fā)出整合先進(jìn)驗(yàn)證解決方案Questa、全球硬體模擬資源配置技術(shù)Veloce OS3及強(qiáng)大除錯(cuò)環(huán)境Visualizer的企業(yè)驗(yàn)證平臺(tái)，可將模擬速度和生產(chǎn)力增加四百至一萬倍。該平臺(tái)預(yù)計(jì)于2014 年第二季度末上市。

　　明導(dǎo)執(zhí)行長(zhǎng)Walden C. Rhines表示，該公司EVP將協(xié)助IC設(shè)計(jì)公司大幅提高生產(chǎn)力，增加投資報(bào)酬率。

　　明導(dǎo)執(zhí)行長(zhǎng)Walden C. Rhines表示，為使硬體加速器成為真正的企業(yè)級(jí)驗(yàn)證資源，并提升企業(yè)的投資效益，硬體加速器模擬必須從以專案為導(dǎo)向的工程實(shí)驗(yàn)工具，轉(zhuǎn)變成以資料中心為主體的全球性資源。

　　至于改革的第一步即是減少線上模擬器(In Circuit Emulator)纏結(jié)的線路、速度適配器和實(shí)體設(shè)備，而用虛擬裝置替代它們。Veloce OS3 VirtuaLAB周邊設(shè)備是可立即重新配置，以支援多重專案，并能迅速切換優(yōu)先順序。這種概念是可以實(shí)現(xiàn)的，因?yàn)閂irtuaLAB的主機(jī)是標(biāo)準(zhǔn)的資料中心電腦，而不是專有的硬體設(shè)施。

　　此外，在系統(tǒng)單晶片(SoC)設(shè)計(jì)時(shí)，設(shè)計(jì)團(tuán)隊(duì)會(huì)耗費(fèi)大部分的驗(yàn)證時(shí)間在除錯(cuò)上面，也因此，提高從電路區(qū)塊到系統(tǒng)的除錯(cuò)效率就變得十分重要。Rhines指出，新型Visualizer除錯(cuò)器是一個(gè)單一的除錯(cuò)解決方案，與模擬和硬體加速器緊密相連，具備處理當(dāng)今最大系統(tǒng)單晶片(SoC)的容量和性能。Visualizer 除錯(cuò)器提供高效的RTL、邏輯閘級(jí)和測(cè)試平臺(tái)的除錯(cuò)。

　　許多SoC專案的驗(yàn)證資料有多個(gè)來源，并需要對(duì)驗(yàn)證資料進(jìn)行合并和綜合分析，以評(píng)估實(shí)際專案的完成情況。Rhines強(qiáng)調(diào)，透過Veloce OS3 和Questa 10.3，設(shè)計(jì)人員可將所有的斷言(Assertion)、覆蓋率和執(zhí)行時(shí)間資料，包括硬體模擬、形式驗(yàn)證、模擬、混合信號(hào)和低功耗等，寫入高性能的資料庫。借助共同資料庫、Questa驗(yàn)證管理工具和測(cè)試計(jì)劃，驗(yàn)證小組能夠立即查看覆蓋率情況，準(zhǔn)確查出無效的測(cè)試，縮短資料合并時(shí)間，提高回歸測(cè)試的覆蓋率產(chǎn)出效能，減少除錯(cuò)時(shí)間，從總體上提高產(chǎn)品的品質(zhì)和生產(chǎn)率。