基于FPGA的高速數據采集系統設計

圖7 仿真波形

由圖7可見，從data_out這個并行的數據端口讀出的數據正是在Testbench仿真測試文件中給定的那一組測試數據，仿真得到的結果是正確的。

4 數據采集系統的實驗

在FPGA控制A/D芯片接口的軟件設計中，是通過FPGA內部的邏輯電路實現了分頻，并將分頻后的信號作為A/D芯片工作的采樣時鐘，經過測試，得知A/D芯片的采樣頻率為1.08 MHz，通過信號發生器，將輸入的模擬信號設為10 kHz、幅度為3 V的正弦波，采樣轉換后的數據上傳到上位機中，顯示的波形如圖8所示。

圖8 10KHZ信號輸入時得到的波形

在同等條件下，把輸入的模擬信號的頻率調整為5 kHz。A/D芯片的采樣頻率仍然為1.08 MHz。得到的顯示波形如圖9所示。

圖9 5 kHz信號輸入時得到的波形

由圖8和圖9可知，在對模擬信號采樣時，當采樣率不變時，輸入模擬信號的頻率越低，相對地就提高了采樣點、減小了采樣間隔，在圖形中就越能體現出原始模擬信號的信息，得到的波形就更加的理想。

5 結束語

本文在研究了FPGA和USB2.0技術的基礎上，提出了數據采集系統的總體設計方案，以FPGA和USB2.0為技術核心，設計了硬件電路和軟件代碼并在ModelSim環境下通過了仿真測試。該系統不僅能夠實現一般用途的數據采集，還實現了系統的高速化、集成化和低功耗工作，為便攜化數據采集系統提供了一種設計思路。