一種使用Cadence PI對PCB電源完整性的分析方法

2.2 電源完整性仿真

2.2.1 單節點仿真，分析驗證并優化電容選擇

在單節點仿真中，忽略電源系統中各元件實際的物理連接，假設電源調壓模塊VRM、仿真激勵源、電流源和所有電容都并聯在一起，單結點仿真可以得到維持目標阻抗所需要的電容。VDD_ARM電源網絡單節點仿真結果如圖1所示，所有電容有效時(下面曲線)和所有電容無效(上面曲線)電源分配系統的阻抗，目標阻抗(中間直線)。最后選擇0603貼片封裝，150 pF電容4個，390 pF電容3個，0.1μF電容3個，4.7μF電容2個。

2.2.2 多節點仿真，放置去耦電容優化布局

由于單節點仿真沒有考慮去耦電容的布局，為了獲得更精確的結果，考慮噪聲源和去耦電容的放置位置，在全頻率范圍內進行多節點仿真。在多節點仿真時，Cadence PI根據用戶定義將電源平面分隔成多個網格，并對每一個網格進行建模，然后將放置的去耦電容、電壓調節模塊VRM和噪聲源與具體的網格點連接起來，產生每一個節點的頻率-阻抗仿真波形。

為獲得較高的精確度，網格尺寸大小必須大于系統最高頻率對應波長的1/10。波長計算如式(3)：

本系統最高頻率為667 MHz，電路板材料是FR-4，介電常數為εr=4.5。由式(3)計算得到λ為212.033 mm。VDD_ARM電源平面為80 mm×70 mm，選擇44可精確分析，為了便于分析，本文選擇88的網格。放置電容時，電容的有效去耦半徑是一個比較重要的參數，根據經驗數據，這一半徑在實際應用中的取值最好小于λ/50。不斷進行多節點仿真，使得所擺放的電容數目最小化。圖2為VDD_ARM/地平面對多節點的仿真結果。從結果可知，在放置相應的去耦電容之后，除極個別點外，平面阻抗在小于710 MHz的范圍內都是小于目標阻抗的，而ARM11核心系統的最高時鐘頻率為667MHz，因此此次去耦電容的布局完全滿足要求。

2.2.3 電源平面靜態IR-Drop直流壓降分析

芯片要正常工作需將供電電壓限定在允許的波動范圍之內。電源波動是由DC損耗和AC噪聲兩部分造成的，直流壓降DC IR-Drop是產生DC損耗的主要原因。靜態IR-Drop直流壓降主要與金屬連線的寬度及所用層、該路徑所流過的電流大小、過孔的個數和位置有關。在Cadence PI中設置電源供給管腳和灌電流后，對布局布線完成后的ARM11核心供電電壓網絡VDD_ARM進行直流壓降分析，當ARM11核心系統工作頻率為667 MHz時，其1.2 V的直流電壓的允許波動幅度為+/-0.05 V。Cadence PI仿真軟件計算出VDD_ARM網絡電壓梯度，其中Drop的最大值為0.013 V，小于允許波動的幅度為+/-0.05 V，完全滿足S3C6410工作電壓要求，可以保證系統工作的穩定性。

2.2.4 電源平面電流密度分析

當電源平面上過孔過多或者分布不合理時，會出現電流流過狹窄區域，從而造成該區域電流密度過大。電源平面上最大的電流密度區域稱之為熱點，熱點有可能會導致嚴重的熱穩定性問題，因此要合理地設計過孔，使板的電流密度分布均勻，避免在關鍵芯片和高速走線附近出現熱點。圖3為VDD_ARM網絡電流密度分布，圖中標注點為該平面熱點，其位置周圍為一塊空白區域，平面其他部分電流密度較均勻。

3 PCB電源完整性測試

在第1版PCB中，沒有利用Cadence PI分析，只是根據經驗放置了一些去耦電容。在調試時，發現高速數字信號的波形不好，有時會有誤碼。在第2版中，通過Cadence PI進行分析，對去耦電容的數值數量和位置，部分原件的布局布線進行了調整。

利用動態電子負載模擬高速電子線路中多芯片同時切換時所造成的系統供電電流的高速周期性突變，對ARM11核心系統的PCB板搭建如圖4所示的測試平臺，分別對第1版安裝了去耦電容PCB，第2板沒安裝去耦電容和第2板安裝了去耦電容的VDD_ARM/地電源平面對進行測試。

開關電源1.2 V為電源平面提供0_2～0.8A左右的輸出電流，動態負載在恒壓的情況下，輸出阻抗周期變化，電流幅度可完成同周期的0.2～0.8 A的跳變，測試數據如表1。從數據可看出經過Cadence PI分析后生產的第2版PCB的電源完整性得到較大幅度的改善。

4 結論

經過Cadence PI的仿真分析后，制作出ARM11核心系統PCB板，通過電路實際測量，發現各電源分配系統均能很好工作，與仿真結果基本一致。隨著系統頻率高速增加，電源分配系統復雜化，工程生產成本和周期的嚴格控制，在設計電子系統時，于系統層面進行電源完整性仿真分析、模擬真實系統的行為，對提高設計效率、減少設計誤差很有必要。