基于DSP與CPLD的I2C總線接口的設計與實現

２．３ ＤＳＰ與ＣＰＬＤ的接口模塊

根據ＤＳＰ的時序，ＤＳＰ與ＣＰＬＤ之間必須根據雙方（ＡＤＳＰ２１９９２和ＰＣＦ８５８３）的時序制定一個握手協議。當讀程序時，由于Ｉ2Ｃ總線協議只能支持最高４００ｋｂｉｔ／ｓ的傳輸速率，而ＤＳＰ的同步時鐘可達幾十兆赫。因此，ＤＳＰ必須等到Ｉ2Ｃ核把ＰＣＦ８５８３的數據讀到ＣＰＬＤ后才能獲得正確的數據（這里可以通過設立一個忙標志來實現）。而當寫程序時，為了節約ＣＰＬＤ的資源（數據緩存特別占用資源），可以設置ＤＳＰ定時輸出數據給Ｉ2Ｃ核，讓Ｉ2Ｃ核的一次只送一個數據。

２．４ 硬件設計

此Ｉ2Ｃ核可外掛多個帶有Ｉ2Ｃ總線接口的芯片，可以通過發送不同的器件地址來選擇。ＳＤＡ和ＳＣＬ線必須接上拉電阻。此外，同步時鐘不能太高，否則會影響數據傳輸的穩定性。

２．５ 時序

（１）Ｉ2Ｃ核時序

以寫為例，Ｉ2Ｃ核時序如圖５所示。

（２）ＰＣＦ８５８３時序

ＰＣＦ８５８３的數據是８ｂｉｔ一個存儲單元，共２５６個字節，所以只需要８位地址，而且器件本身有兩種尋址方式：一種是從指定地址開始遞增尋址，另一種是從首地址開始遞增尋址。兩種尋址方式的時序是不一樣的，如圖６所示。

３ 實現方法

本系統是選用ＡＬＴＥＲＡ公司ＣＰＬＤ７０００Ｓ系列ＥＰＭ７１２８Ｓ芯片，并基于ＭＡＸＰＬＵＳＩＩ開發的。Ｉ2Ｃ核采用ＶＨＤＬ語言編寫，使用ＳＹＮＰＬＩＦＹ 編譯、綜合，用ＡＨＤＬ繪成圖表，用ＭＡＸＰＬＵＳＩＩ仿真和布局。ＤＳＰ采用ＶＩＳＵＡＬ ＤＳＰ＋＋２．０編寫。最后分別通過ＪＴＡＧ口下載到芯片并聯機調試成功。

隨著ＤＳＰ芯片和2Ｃ通信方式的廣泛應用，它們之間的接口問題必須得到解決。本文提出的解決方案具有非常好的可移植性和產品開發能力。本系統既可以作為一個單獨的系統運行，又可以作為一個通信模塊植入一個大系統中，而其中的Ｉ2Ｃ核又是一個可移植ＩＰ核。利用ＣＰＬＤ的邏輯可編程性，還可以在其剩下的資源中再開發所需的邏輯器件，既能降低硬件成本又能大大減小系統主板的面積，使電路的設計更具靈活性。