基于AD9650的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計方案

忽略其他因素，僅考慮時鐘抖動對ADC性能的影響，由式(1)可知，若要對20 MHz的中頻信號進行采樣，同時保證74 dB以上的SNR,則要求時鐘抖動最大為1.588 ps RMS.且ADC電路的時鐘抖動(tjitter)與采樣時鐘抖動(tjitter_clk)和ADC器件自身孔徑抖動(tjitter_adc)之間存在如下關(guān)系：

另外，采樣時鐘的相位噪聲對ADC 性能有著重要影響。若采樣過程用單位圓來表示，則每通過一次零相位，ADC 進行一次采樣。采樣時鐘上的噪聲將對相應矢量的頂點位置進行調(diào)制，從而改變發(fā)生過零的位置，造成采樣過程提前或編碼過程延遲。而采樣時鐘上的噪聲矢量可能是相位噪聲所導致的。如圖2所示。

圖2 中，理想情況下時鐘信號應為單譜線。然而，受電源噪聲、時鐘抖動等因素影響，頻域中存在大量能量分布在理想頻率附近，代表相位噪聲的能量。由于相位噪聲往往可能擴展至極高頻率，所以，它會使ADC的性能下降[6].采樣過程實質(zhì)是一個采樣時鐘與模擬輸入信號的頻域卷積過程，這個卷積過程在整個頻譜域有效，同時在微觀上也同樣有效。因而，圖2所示的時鐘頻率周圍集中的相位噪聲也將與模擬輸入進行卷積，造成輸出的數(shù)字信號頻譜失真。

采樣時鐘相位噪聲通常以單邊帶相位噪聲來衡量，即：

由此可以計算出采樣時鐘相位噪聲，作為系統(tǒng)設(shè)計的依據(jù)。在本系統(tǒng)中，為保證時鐘特性，時鐘源由高精度晶振提供，時鐘抖動控制在1.2 ps RMS以內(nèi)，相位基底噪聲為-165 dBc/Hz.板上時鐘轉(zhuǎn)換選用AD 公司的AD9513,其附加的時鐘抖動為300 fs,輸出的時鐘信號性能滿足要求。它實現(xiàn)對單路時鐘轉(zhuǎn)兩路LVDS信號，給AD9650 提供采樣時鐘，同時給FPGA 提供同步控制時鐘。圖3給出了時鐘電路設(shè)計原理圖。

2.3 前端電路設(shè)計

ADC前端電路主要完成對模擬輸入幅度、信號形式的調(diào)整。它采用交流耦合方式，通過差分放大器，實現(xiàn)對信號幅度調(diào)整，同時實現(xiàn)單端輸入信號轉(zhuǎn)差分信號。并且，通過后續(xù)的濾波器實現(xiàn)信號的濾波。其結(jié)構(gòu)如圖4所示。

雖然差分運放是有源器件，使用中會消耗功率，且產(chǎn)生噪聲，但它的性能限制比變壓器少，可以在必須保留直流電平時應用，而且放大器增益設(shè)置簡單靈活，且通帶范圍內(nèi)提供平坦的響應，而沒有由于變壓器寄生交互作用引起的紋波。

ADC的 S (N + D) (信號噪聲失真比)是決定驅(qū)動放大器的關(guān)鍵因素。如果在目標頻率范圍內(nèi)，驅(qū)動放大器的THD ( 總諧波失真加性噪聲) 總是優(yōu)于ADC 的S (N + D) 值 6~10 dB,那 么 所 有 由 放 大 器 造 成 的S (N + D)降低將相應限制在接近0.5~1 dB.

利用ADI 公司提供的ADI DiffAmp Calculator 軟件可得到前端電路仿真圖，如圖5所示。由文獻[3]可知在輸入信號為15 MHz時，AD9650的 S (N + D) 為82 dB,而圖5 中AD8139 的THD 為88 dB,滿足上述要求。綜合考慮增益及通帶內(nèi)響應及輸入阻抗等因素，前端電路采用ADI公司的差分運放AD8139.

3 方案設(shè)計系統(tǒng)結(jié)構(gòu)及實物

根據(jù)系統(tǒng)要求，設(shè)計的高速大動態(tài)范圍ADC 數(shù)據(jù)采集系統(tǒng)，結(jié)構(gòu)如圖6所示，主要包括模數(shù)轉(zhuǎn)換模塊、數(shù)字信號預處理模塊、數(shù)據(jù)傳輸模塊和嵌入式單板機等。