基于AD9650的高速數據采集系統的設計方案

隨著數字信號處理技術的發展，越來越多的信號處理環節可以通過后端的軟件處理完成，但這反而使得電子設備對前端數據采集系統的要求不斷提高。因為后端軟件的處理效果歸根結底依賴于數據中所包含的信息量，只有提高數據采集的動態性能，才能保障后端處理的效果。長期以來，在數據采集領域，高速大動態范圍ADC系統的設計與實現始終是研究的熱點。當雷達工作在高雜波的電磁環境中，探測對象的RCS或多普勒信息非常微弱時，就對設計實現高速大動態范圍數據采集系統提出了迫切的需求。

目前，國內對高速大動態范圍ADC數據采集系統設計主要依賴于芯片的指標而缺乏系統的研究和總結。本設計旨在通過優化系統設計，結合動態性能優越的模數轉換芯片，實現一個高速大動態范圍數據采集系統。

1 系統性能指標要求

本系統需完成的主要功能為：雷達同步控制;中頻數據采集，數字正交解調;信號預處理。同時為了降低便攜設備的功耗，預處理器擬采用低功耗處理器。由于要求動態范圍大，中頻采集需采用高精度的數據采集芯片，設計為2個通道，要求單通道量化位數不小于14 b,有效位數不小于12 b,輸入信號范圍2 Vp-p,且滿足低功耗要求。

2 關鍵技術

如何保證大動態范圍是設計中的關鍵點，同時也是難點所在，設計中從如下幾方面進行考慮。

2.1 ADC芯片的選型

為了獲得高速度、大動態范圍，數據采集系統對ADC 的速度和量化精度的要求越來越高，而ADC 的速度和量化精度與其結構緊密相關。

目前常用的高速ADC類型主要有快閃型和流水線型。快閃型ADC 由于采用了全并行結構，具有超高速、寬輸入帶寬的優點，但其硬件規模隨分辨率的增加呈指數增長，分辨率一般為4~8位，且存在高功耗、高成本、“閃爍碼”等問題，將它應用于數據采集系統將會造成分辨率低、成本高、能耗大等弊端。而流水線型ADC具有較高的分辨率，量化位數一般為12~16位，較高的采樣速率，一般為1~250 MSPS.流水線型ADC 將ADC與DAC結合，采用多級流水結構，解決了快閃式ADC無法達到較高分辨率的缺點，同時兼顧了快閃式ADC 的轉換速度。因此，本文選擇流水線型結構的ADC 芯片來實現高速大動態范圍數據采集系統設計。

本文選擇了AD公司的AD9650系列芯片。AD9650是一款雙通道、16位流水線結構模數轉換器，為解決高頻(最大300 MHz)、大動態范圍信號的數字化而設計。

它具有集成ADC 采樣保持輸入、可選擇片上Dither 模式、集成輸入時鐘1~8 分頻等諸多特點。AD9650 輸出信號模式可選擇，默認輸出為1.8 V CMOS,通過3線SPI接口，可配置工作模式，實現輸出1.8 V電平的LVDS數字信號。它具有靈活的掉電選項、采用1.8 V單電壓供電，提供了重要的節能特性。片上Dither選項能夠提高低電平模擬輸入的無雜散動態范圍(Spurious Free Dy-namic Range,SFDR)。AD9650的主要性能指標見表1.

2.2 系統采樣時鐘性能

ADC 芯片受時鐘控制進行采樣，時鐘質量對采樣精度影響大，制約著系統所能達到的有效位。系統時鐘主要性能指標包括時鐘抖動和相位噪聲。下面分別討論兩個指標對采樣系統的影響。

時鐘抖動表征了模擬輸入實際采樣時采樣時間的不確定性。由于抖動會降低寬帶ADC 的噪聲性能，因此，ADC噪聲性能的下降將反映出時鐘抖動情況。與系統信噪比(Signal-to-Noise Rate,SNR)邊界值(單位：

dB)之間存在的關系如式(1)所示：

式中：fanalog表示模擬輸入頻率;tjitter表示時鐘抖動，整理公式(1)得：

ADC有效位數(Effect Number of Bit,ENOB)與SNR的關系：

由式(1)和式(3)可得系統有效位數與模擬輸入頻率及系統時鐘抖動的關系圖，如圖1所示。