最佳緩沖器-ADC組合
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為使ADC配備最佳的驅動放大器（緩沖器），設計人員必須考慮阻抗匹配、電荷注入、噪聲降低和輸出精度等問題。ADC制造商常常為某個轉換器推薦一種特定的放大器，但實用的組合應該與目標系統的要求相適應。必須考慮系統的整體性能，還有ADC的輸入結構及其對緩沖器的影響。
本文引用地址：http://www.104case.com/article/226502.htm面對A/D轉換器的發展（包括不斷提高的速度和分辨率，開關電容輸入結構和單電源工作等），設計人員必須仔細考慮相關的驅動放大器（緩沖器）。緩沖器必須為驅動ADC輸入提供一個低的信號源阻抗和足夠的輸出電流，而且緩沖器的高頻輸出阻抗必須足夠的低，以避免帶來轉換誤差。對于許多采樣ADC，緩沖器還要對微弱信號進行放大。
噪聲影響
理想情況下，運放信號源應該對ADC沒有誤差貢獻。為避免額外的噪聲引入系統，信號源的SNR（信噪比）最低應優于ADC的理論上限。幸運的是，幾乎所有的新一代運放的噪聲性能均遠優于12位，而且不難找到擾于16位噪聲性能的運放。應當注意是，放大器和ADC產生的噪聲功率是相加的。
圖1示出16位逐次逼近型ADC（MAX 195）和輸入驅動放大器（MAX 4256）之間的低噪聲、低失真接口電路。對于此電路，可用數據手冊提供的數據計算緩沖器貢獻的總RMS（均方根）噪聲：
輸入電壓噪聲密度：
由于一個單極點濾波器的有效噪聲帶寬是其-3dB轉角頻率的1.57倍，MAX4256的噪聲帶寬是GBW/1.57Av。在IC中除電壓和電流噪聲外，電路中的每個電阻都貢獻一個噪聲電壓。這樣，總等效輸入噪聲是：
即總噪聲等于：
為簡化計算，請記住1KΩ電阻在1Hz帶寬內所產生的噪聲是4nVRMS。這樣，上式可簡化為：
式中：
Req(BW)表示在某一特定帶寬內的等效電阻。
假定這個典型音頻應用的帶寬為20KHz、MAX195的采樣速率為85Ksps，則得到：
為了確定ADC一運放給合的總噪聲功率，首先把ADC的信噪比加失真（SINAD）值從分貝數轉換為電壓值，然后計算出它們平方和的平方根，再將結果轉換為分貝數。本例中，采用MAX195的SINAD最低保證值89dB。轉換為電壓（44.7μV）合與ET=17μV合并后，求出總噪聲功率為86.4dB，僅僅使ADC的SNR降低了0.6LSB。這一系列計算可說明一個給定的驅動放大器對整體性能的影響。
失真
失真也會降低動態性能，但用選擇放大器（所選放大器失真遠遠小于轉換器諧波失真THD）的辦法可使失真最小。用圖2所示的電路是有效的：MAX195的THD只有-98dB(0.0014%),MAX4256r SINAD可-達115dB。這樣高的性能允許采用同相配置和單電源運放（MAX4256）。
評估做為驅動放大器的運放的另一種方法是將其電壓形式的性能參數與ADC LSB所代表的電壓（步長）相比較。例如：一個單極性輸入范圍5V的16位ADC的LSB對應電壓為76μV。為估算放大器的誤差貢獻，把此值與放大器的輸入失調電壓、漂移和噪聲等與閉環增益相乘后做比較。
假設閉環增益+11V/V，失調電壓70μV(MAX4256的典型值)將造成770μV的誤差，這對于16位應用來說相當于10LSB。如果需求直流精度的話，則緩沖器的失調必須遠遠低于ADC的最大失調，或者應該采用硬件或軟件方式對真進行校正。
帶寬和建立時間
對于驅動放大器的速度要求，應使其建立時間與ADC的采樣時間相匹配。也就是說，只有當ADC采樣輸入信號的時間間隔長于最壞情況下放大器的建立時間，才能保證轉換結果的精度。根據定義，建立時間是指輸入一個階躍電壓，當輸出信號達到并在中心位于最終穩態輸出電壓附近的一個給定誤差帶內擺時的時間間隔。
對于大輸入階躍，放大器的轉換速度限制了其輸出變化的速度。對于一個給定的輸入信號幅度和放大器轉換速率，可以求出一個信號頻率最大值，在該頻率范圍內，信號可以被忠實地重建：
fMAX=SR/2πVp （8）
式中Vp為峰值輸出電壓。
滿足下列條件時可得到建立時間（ts）的一階近似：
·輸入信號未使放大器輸出進入有限轉換速率狀態
·放大器的-3dB轉角頻率已知
·頻率高于f-3dB時輸出幅度以20dB/十倍頻滾降至少一個十倍頻程
得到：
t0=-1/2πf-3dB[ln(Vo/vs-1)] (9)
計算N位分辨率時到達1/2LSB時的ts，可用（2 N-1/2）/2N代換Vo/Vs,其中N代表位數。式（9）變為：
ts=0.11(1+N)/f-3dB (10)
找到一個滿足應用要求的放大器可能是困難的。大量運放能夠令人滿意地與12位ADC協同工作，但適合14和16位ADC，速度高于500KHz的選擇十分有限了。這種選擇需要在噪聲、失真和建立時間等參數之間進行折衷考慮。建立時間選擇有一定困難，因為很少有運算放大器制造商在16位性能下測試該項指標（0.001%）。
考慮圖1中驅動放大器的帶寬和建立時間。典型轉換速率為2.1V/μS，對于2Vp-p的輸入信號幅度，該緩沖器可處理的最高頻率是fMAX=SR/2Vp=167KHz。
同樣對于建立時間，在式（10）中16位建立時間代換ts可求了f-3dB頻率。盡管只是近似，但1.17MHz的結果還是令人吃驚。對于高分辨率建立時間的帶寬要求會比預期的高出很多，而設計人員往往對保持增益精度所需的帶寬估計不足。輸入信號帶寬范圍內增益的不足可導致大于1LSB的誤差。
ADC輸入結構
除上述考慮外，在選擇緩沖器（驅動放大器）時還需考慮的一個關鍵因素是ADC的輸入結構。通常，閃速轉換器是最難驅動的，因為它們具有很大的非線性輸入電容。具有新型開關電容結構的ADC也需要特別注意。
如果對開關電容ADC的輸入特性有所了解，它的驅動也就很簡單了。這種ADC在每次轉換結束時都有一個小的浪涌輸入電流，這是由于內部采樣電容切換到輸入端開始下一次采樣所致。為避免誤差，緩沖器電路應能夠在下一次轉換啟動前，從這種瞬態恢復并重新建立。以下提供兩種解決方法。
一種方法是要求驅動ADC的運放對于負載瞬變的響應快于ADC的采樣時間。許多新型ADC在芯片上已包含這樣的寬帶采樣/保持電路。幸運的是，大多數運放對于負載瞬態的響應遠比對輸入階躍的響應快得多，所以用一個外部緩沖器來滿足這種要求不是太困難。第二個方法是在輸入端采用一個RC濾波器，其電容值要遠大于ADC的輸入電容。這個大電容為采樣電容提供電荷，從而消除了瞬變。為了吸收瞬變，在ADC輸入和地之間使用一個1000pF或更大的電容。
RC濾波器同時也減小了放大器地驅動容性負載時產生穩定性問題概率。與電容串聯的小電阻有助于防止自激和振蕩。負載電容較大時，交流性能由負載電容和隔離電阻控制。
另外一個關鍵問題是要求放大器在整個有用的輸入信號頻率范圍內保持低輸出阻抗。高輸出阻抗的運放不能迅速響應ADC輸入電容的改變。它們也不能處理ADC產生的瞬態電流。運放在下一次采樣周期不能及時建立就會導致非線性的產生。
應該記得要獲得低輸出阻抗就應具有高環路增益，根據等式ROUT=Ro(1+Avoβ) 3，其中Ro是開環輸出阻抗，Avoβ是環路增益。當接近運放的單位增益穿越頻率時Avoβ會下降，導致輸出阻抗增大（見圖3）。輸出阻抗越高則放大器響應ADC產生的浪涌電流的能力越差。
這樣，低阻抗要求變成了對于帶寬的要求，因為在更高頻率下，寬帶運放具有更高的環路增益，因此也就具有更低的輸出阻抗，因此也就具有更低的輸出阻抗，在一個50MspsADC前端采用一個599MHz運放是很明智的做法。寬帶運放比窄帶運放在吸收ADC產生的浪涌電流方面更加有效。
總增益精度
圖3的波特較也描繪出同相放大電路的開環增益（A）、反饋系數（β）、噪聲增益（1/β）、環路增益（直流Aβ或Avoβ）與頻率的關系。圖3所示是一個典型運放的開環增益隨頻率的變化關系。在低頻，直流開環增益（Avo）接近100dB。也應注意，反饋系數的對數是負值，因為它表示信號幅值的衰減量。
圖中所示的環路增益根據開環增益和反饋系數之和得到（低頻下為+100dB+(-40dB)=60dB），或者說等于開環增益和噪聲增益（1/β）之差（100dB-(+40dB)=60dB）。對于給定的β值，可以看到隨著頻率增大，環路增益Aβ減小。為了在高頻得到較大的環路增益，必須增大放大器的開環增益或增大反饋系數β，也就是減小噪聲增益。
上述說明導出反饋系統的一個關鍵等式，對于單位增益同相放大器為：
ACL=VOUT/VIN=1/(1+1/Aβ) (12)
此式表明閉環增益（ACL）依賴于開環增益和反饋系數，而二者又都是頻率的函數，所以環路增益也是頻率的函數。在工作頻率處環路增益量的大小是衡量一個放大器與理想情況差距的關鍵指標。
為了理解開環增益對總增益精度的影響，考慮基于等式12的一個實際例子。假定某運放在有用頻率具有40dB的開環增益，則閉環增益就有1%的誤差。此誤差在60dB增益時降到0.1%，在80dB增益降到0.01%。因此，80dB就是用于驅動12位ADC時，保持足夠的單位閉環增益精度所需的最低開環增益指標。用于更高的環路增益時，等式12修改為：
ACL=VOUT/VIN=[1/(1+1/Aβ)](RF+R1)/R1 (13)
式中RF為反饋電阻，R1為輸入電阻。
根據所需的閉環增益，要保持所需精度可能需要高得多的開環增益。
結語
不管已出現什么樣的新型ADC結構或其他改進技術，漏碼和線性度差的問題仍困擾用戶。這些問題常常被誤認為是ADC性能不好所引起的，而實際上經常是由于驅動放大器選擇不當所造成。通過了解緩沖器性能指標和它們之間的相互關系，設計人員可為其目標系統選擇最佳的ADC和驅動放大器。
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