利用現成FPGA開發板進行ASIC原型開發

自動分割和綜合多個FPGA設計

來自Synplicity的Certify? RTL原型開發工具是業內時間最長和最強大的多個FPGA分割和綜合工具。很令人感興趣的是，當Certify軟件在上世紀90年代晚期創立時，對ASIC設計團隊而言，沒有任何現成的多個FPGA原型開發板能夠得到。在那時，Certify軟件被設計成一個ASIC團隊設計他們自己的定制的多個FPGA原型開發板的輔助工具。

使用Certify軟件，工程師們能夠定義電路板上的FPGA的數量和類型以及它們之間的互連線。隨后，該數據被用于對通過多個FPGA進行ASIC設計自動地分割RTL，并且將被分割的RTL綜合成用于FPGA編程的配置文件。

一旦工程師們已經使用Certify工具來定義電路板的基本結構，來自該軟件的輸出之一是描述FPGA以及它們之間連接的網表。以Verilog來描述的該網表的格式由Synplicity定義，并且是知名的*.vb(Verilog模版)格式。

設計團隊希望建立他們自己的定制電路板今天仍然使用這種技術。這一點使得Synplicity的*.vb格式很快變成這種類型應用的事實上的工業標準。現在，每個現成的多個FPGA原型開發板供應商采用通用的*.vb文件交付他們的電路板，其作為定義每塊開發板結構的輸入被讀入到Certify軟件。

Certify工具能夠采用Verilog、VHDL和混合語言進行設計。該流程中的第一個要素是采用Certify軟件，自動將任何ASIC專用代碼轉換為相當的FPGA結構。就目前現成的多個FPGA原型開發板而言，用戶簡單地通知軟件使用下拉式列表框的開發板的類型，該列表框包括來自所有主要第三方供應商所提供的開發板。(換句話說，如果這是一塊定制的電路板，Certify工具有能力建立一個在傳輸過程中的“虛擬的”多個FPGA開發板，接下來這塊虛擬的開發板能夠作為建立真實電路板的基礎來使用。)接下來，Certify軟件用于通過多個FPGA自動分割設計(圖 2)。

與Certify軟件緊密集成在一起的是Synplicity的HDL分析器，其以高級的層次化的模塊圖以及接著綜合相應的門級電路的形式，自動地產生設計的技術獨立的圖形視圖。Certify和HDL分析器工具在HDL源代碼和模塊級以及門級電路之間，支持全雙向交叉探測，所以允許設計者在設計以及定位感興趣的信號和邏輯功能之間，進行快速定位。除設計的各種其他視圖之外，Certify軟件提供一個形成原型開發板的FPGA的圖形表示(第6頁圖3)。這些虛擬器件中的每一個有兩個關聯的“溫度計型”顯示：其反映I/O的應用和器件的其他面積/資源應用。