采用創(chuàng)新降耗技術(shù)應對FPGA靜態(tài)和動態(tài)功耗的挑戰(zhàn)
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最低功耗、最高性能
為得到高效率和性能，Stratix III FPGA借力一個自適應邏輯模塊(ALM)邏輯架構(gòu)和多路徑(MultiTrack)互連構(gòu)造。這種結(jié)合允許以更少布線整合更多邏輯。
ALM技術(shù)(據(jù)說可比其它架構(gòu)實現(xiàn)多80%的邏輯功能)包括一個8輸入可分割(fracturable)查找表(LUT)、兩個2位累加器和兩個寄存器。
多路徑互連提供不同LAB間的單跳式(onehop)連接能力且可通過由一個LAB到達另一個LAB所需“跳”的數(shù)量來測量。增加連通所需的“跳”也就增加了電容；“跳”的越少，則為滿足性能所需的高速邏輯就越少。多路徑互連提供單“跳”連通性，因此所需的功耗最低(圖7)。
在Stratix III FPGA中采用了分級時鐘技術(shù)以支持多達360個獨立時鐘。每一時鐘網(wǎng)絡的覆蓋范圍可被控制在一個LAB內(nèi)。具有共同時鐘的邏輯被組合進LAB。時鐘僅覆蓋到采用該時鐘的邏輯域。所有其它時鐘信號全部被關(guān)閉以把功耗降至最低。
省電的存儲器接口
雙數(shù)據(jù)速率(DDR)存儲器接口是目前設計最常用的I/O接口，它們可能會相當耗電。為解決這些功耗問題，設計師可求助動態(tài)片上終止和DDR3。
當讀寫外部存儲器時，同時擁有一個串行和并行終止阻抗匹配緩沖器至關(guān)重要。當寫存儲器時，若有一個50?的過渡線，則需一個串接阻抗為50?的匹配緩沖器。當讀存儲器時，則需一個50?的并接終止電阻連至終止電壓。這種處理不僅用于DDR型接口，也用于RLDRAM和QDRRAM。
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