采用創新降耗技術應對FPGA靜態和動態功耗的挑戰
加入技術交流群
借助工藝節點的不斷縮微帶來的減小電容和降低電壓的好處，動態功耗的降低遵從摩爾定律。挑戰在于，伴隨每一工藝節點的縮微以及最高時鐘頻率的增加所引發的問題。雖然就相同的電路來說，其功耗隨每一工藝節點的縮微在一直下降，但同時FPGA的容量在翻番，且最高時鐘頻率也在不斷增加。
FPGA架構
在架構、工藝技術和電路技術方面的進步有助于解決這些功耗挑戰。Altera的Stratix III FPGA就是這樣一種產品。
Altera的可編程電源技術(Programmable Power Technology)有助于降低高端FPGA的功耗。傳統上，所有高性能的FPGA都由高性能的建構實現，其中，每一邏輯單元(LE)都以大的漏電功耗為代價來提供最佳性能。
可編程電源技術利用如下事實：設計中的許多電路具有剩余能力，所以并不需要最高性能的邏輯。圖4顯示的是一個典型的剩余能力柱狀圖，其中，大多路徑(左側)具有剩余，只有不多的關鍵路徑(右側)需要最高性能的邏輯以滿足時序要求。
采用可編程電源技術，根據特定邏輯路徑所需的是高速還是低速邏輯，通過提供高速或低速邏輯的方法，可對Stratix III的邏輯構造在邏輯陣列塊(LAB)級進行編程(圖5)?；谶@種思路，選出所占比例很小的對時序有苛刻要求的電路進行高速設定，而剩下的實行低功耗設定，采用這種方法，可將低功耗邏輯的漏電功耗降低70%。將不使用的邏輯、以及DSP塊和TriMatrix存儲器設定為低功耗模式將進一步降低功耗。
評論