基于FPGA的高速A/D轉換芯片ADC08D1000應用

　　2 ADC08D1000的功能描述

　　2．1 自校準

　　自校準在上電后運行，也可以由用戶引發。在量程轉換或溫度有較大變化時需要運行自校準，建議在上電20 s后進行。在休眠模式時，不能進行自校準。

　　正常操作下，上電或用戶觸發都能引發自校準。用戶觸發時，使CAL為至少10個周期的低電平加上至少10個周期高電平，自校準的運行時間大概為140 000個時鐘周期，注意在上電時保持CAL為高可以阻止自校準的發生。自校準運行時，CALRUN為高。自校準時，CALDLY不能懸空。

　　2．2 采樣

　　數據在CLK+的下降沿被采得，13個周期后在DI／DQ得到，14個周期后在DId／DQd得到，還要加上一個小的延時，只要CLK給出，就開始采樣。

　　2．3 控制模式

　　一些基本的控制都能通過普通模式來設置，比如自校準、休眠模式和量程設置等。ADC08D500還提供擴展控制模式，借助串行接口來配置芯片內部的寄存器，擴展控制模式不能動態地選擇。使用擴展模式時，引腳控制被忽略。控制模式通過14腳(ECE)來選擇。

　　2．4 時鐘

　　CLK必須為交流耦合的差分時鐘。DCLK用來送給外部器件來鎖存數據，可以選擇采樣方式(SDS／DES)和數據輸出方式(SDR／DDR)。

　　(1)DES雙邊沿采樣。雙邊沿采樣時，用雙通道對同一個輸入信號采樣，一個在上升沿采樣，另一個在下降沿采樣，因此相當于兩倍的采樣率。在這種模式下，輸出的并行4 B數據，按時間先后順序為DQd，DId，DQ，DI。普通控制模式時，只能對I路進行雙邊沿采樣，擴展控制模式時，可以選擇I路或Q路。

　　(2)輸出邊沿設置。在SDR模式下，通過設置OutEdge(Pin14)來選擇輸出數據在上升沿還是下降沿鎖存，高電平為上升沿，低電平為下降沿。

　　(3)DDR。可以通過對4腳進行設置來選擇輸出方式，高電平為SDR上邊沿鎖存，低電平為SDR下邊沿鎖存，懸空為DDR。SDR時DCLK頻率與數據輸出率一致，DDR時DCLK頻率為數據輸出率的一半。

　　3 ADC08D1000的控制

　　3．1 普通控制

　　普通控制方式主要是對對應管腳的電平設置，主要有CAL，CALDLY，FSR，OUTEDGE，OUTV，PD和PDQ等方式。以雙邊沿采樣、650 mV(峰峰值)、低邊沿SDR非低功耗模式為例，用VHDL語言對其進行配置。為了保證采樣精度，考慮到實際應用中的發熱及環境變化等因素，采用初始化延時的方法，利用芯片本身的自校準功能予以解決，普通模式下的程序如下：

　　3．2 擴展控制

　　3．2．1 控制字格式

　　當FSR／ECE腳連接到1／2 VA或者懸空時，進入擴展控制模式。擴展控制接口包括3個管腳：SCLK，SDATA，SCS，用來配置8個只寫寄存器。

　　SCS：當寫一個寄存器時，此腳應置低。

　　SCLK：最大為100 MHz，在上升沿寫數據。

　　SDATA：寫每個寄存器需要32位數據，包括頭、地址和寄存器值。從最高位開始移入，格式為000000000001(頭12位)+4位地址+16位數據。地址和值的含義請見寄存器描述部分。寫各寄存器時不用間斷，可以在第33個脈沖時繼續寫下一個寄存器。