基于CPLD的IEEE1149.1 USB下載電纜設計

　　引 言

　　隨著片上系統(tǒng)(SoC，System on Chip)時代的到來，包括復雜可編程邏輯器件(CPLD，Complex ProgrammableLogic Devi(e)和現(xiàn)場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)的可編程邏輯器件(具有在系統(tǒng)可再編程的獨特優(yōu)點)，應用越來越廣泛。這給用于可編程邏輯器件編程的下載電纜提出了更高的要求。

　　本文研究基于IEEEll49．1標準的USB下載接口電路的設計及實現(xiàn)。針對Altera公司的FPGA器件Cy-ckone，通過分析它的邊界掃描測試結構和各種JTAG指令，研究它的編程過程和編程特點，并提出設計方案。在接口電路硬件設計中，選用FTDI公司的USB控制芯片F(xiàn)T2蠣BM，實現(xiàn)USB物理層和鏈路層協(xié)議的解析；Altera公司的可編程邏輯器件EPM7064實現(xiàn)接口邏輯。與傳統(tǒng)的基于PC并口的下載電纜相比，本設計的USB下載接口電路具有支持熱插拔、體積小、便于攜帶、降低對PC硬件傷害、編程速度快等明顯優(yōu)點。

　　目前已開發(fā)的USB下載線一般需要在主機端另行設計軟件來控制與下載線及目標器件之間的通信和數(shù)據(jù)傳送；但是這樣不僅繁瑣，而且可能由于PC機操作系統(tǒng)的不同而影響兼容性。本文討論的USB下載線能在A1tera公司的QuartusII開發(fā)環(huán)境下直接使用，無須在主機端另行設計通信軟件。

　　1 系統(tǒng)結構及工作原理

　　接口電路的整體結構框圖如圖l所示。由于USB下載電路涉及了IEEEll49．1標準和USB協(xié)議，所以接口電路主要包含兩大部分。一部分是USB接口，它連接主機和可編程邏輯器件，主要功能是進行USB和并行I／O口之間的數(shù)據(jù)格式轉換，用USB控制芯片實現(xiàn)。另一部分是JTAG接口，它連接USB控制芯片和需要編程的邏輯器件，主要功能是進行并行I／O口和JTAG之間數(shù)據(jù)的轉換，轉換邏輯通過對可編程邏輯器件進行設計來實現(xiàn)。其他還包括一些必要的時鐘電路和電壓轉換電路。

　　從主機傳來的USB數(shù)據(jù)，由USB控制芯片轉換為8位并行數(shù)據(jù)，經(jīng)數(shù)據(jù)總線送到CPLD的可編程I／O引腳。CPLD的數(shù)據(jù)也可以通過數(shù)據(jù)總線送回USB控制芯片，然后轉換為USB的數(shù)據(jù)格式傳回主機。CPLD收到USB控制芯片傳送來的數(shù)據(jù)后，對數(shù)據(jù)進行解析，然后轉換為符合IEEEll49．1標準的編程數(shù)據(jù)和指令，從TCK、TMS和TDI串行輸出到要編程的可編程邏輯器件。從可編程邏輯器件返回的符合IEEEll49．1標準的校驗數(shù)據(jù)從TDO串行輸入到CPLD，轉換為8位并行數(shù)據(jù)傳送給USB控制芯片，最后返回主機進行校驗。