一種基于FPGA的NoC驗證平臺的構建

　　半導體工藝技術進入深亞微米時代后，基于總線系統芯片SoC(Svstem on Chip)的體系結構在物理設計、通信帶寬以及功耗等方面無法滿足未來多IP體系發展的需求。片上網絡NoC(Netwotlk on Chip)是一種新的系統芯片體系結構，其核心思想是將計算機網絡技術移植到系統芯片設計中來，從體系結構上徹底解決總線架構帶來的問題。

　　研究人員從拓撲結構、路由算法、交換策略以及流控機制等多個方面對NoC進行研究，但是如何構建NoC驗證平臺，快速得到NoC的性能也一直是NoC研究的重點。

　　在過去的幾年里，一些研究機構提出了對于NoC不同抽象層次的驗證方法的研究，一般的NoC驗證是基于軟件的仿真和建模，如：用C、C++、SvstemC進行系統級建模仿真，這樣驗證很靈活，但在仿真時間上卻開銷很大。本文提出的基于FPGA的NoC驗證平臺在仿真速度方面是一般基于HDL的軟件仿真的16 000倍，而基于PC機編寫的NoC軟件更增強了該平臺的靈活性和實用性。

　　1 驗證平臺架構

　　該驗證平臺采用模塊化設計，可以很容易地對不同的NoC進行功能驗證和性能評估。圖1給出了該驗證平臺的基本架構。

　　它主要包括3個模塊：

　　1)模擬IP核模塊 該模塊包含有數據流量產生器TG(Traffic Generator)模塊及數據流量接收器TR(Traffic Receiver)模塊。TG模擬產生NoC網絡中各個IP節點可能產生的數據流量，TR用于收集NoC運行過程中的各種信息。TG／R作為一個IP節點和待測NoC中的每個交換節點相連接。

　　2)微處理器MPU及其接口MPI模塊 PC機通過MPU(FPGA中自帶的NiosⅡ軟核)和MPI實現對NoC各IP核中TG內部各個配置寄存器的配置，并將TR中各個寄存器的內容讀取到PC機中進行處理。本模塊和模擬IP核模塊構成FPGA硬件平臺。

　　3)NoC軟件模塊 完成對NoC的配置以及NoC系統的性能統計。PC機通過MPU與FPGA進行通信，實現對NoC的配置并從FPGA中得到數據并進行后端處理，以圖形的方式顯示給用戶，供用戶對所設計的NoC進行評估。同時PC機可以監控NoC運行的情況。

　　FPGA采用Ahera公司Stratix IV系列中的EP4SGX230KF40C2，該器件能夠提供高速的時鐘信號和大量的片內資源，并具有大量外圍接口電路可供使用，這為基于FPGA的驗證提供了強有力的保證。