可重構技術及基于FPGA的可重構智能儀器設計

　　2.2 控制核

　　在基于 FPGA 的可重構智能儀器中，EP2C35F672C6 是整個系統的核心，為了實現FPGA 與其他芯片、器件的正確通信、數據交換，需要在FPGA 上配置Nios II 軟核處理器以及其 他控制器核。

　　（一）Nios II 嵌入式處理器的設置。首先在Quartus II 下建立一個Project，在SOPC Builder 中選擇組件列表中的Nios II Processor-Altera Corporation，考慮到芯片的性能以及資 源利用率，選擇Nios II/s（標準型）CPU，在Cache Tightly Coupled Memories 標簽下設置 Instruction Cache 為4KB。在JTAG Debug Module 標簽下選擇Level 3，可設置2 個硬斷點、 2 個數據觸發、指令跟蹤和片上系統。整個Debug 模塊將占用2400～2700 個LE，4 個M4K。

　　（二）添加SDRAM 控制器內核。在SOPC Builder 組件選擇欄中選擇Avalon Components→Memory→SDRAM Controller，加入SDRAM 控制器核，。在Data Width（數據 總線寬度）下拉列表框中選擇16Bits，其余設置不變，因為都滿足SDRAM 芯片IS42S16400 的參數要求。Timing 選項卡的參數也滿足芯片要求，不必修改。

　　（三）添加 Flash 控制器。在對硬件系統進行編程控制時，Flash 用于存儲應用程序。 在SOPC Builder 的組件選擇欄中選擇Avalon Components→Bridge→Avalon Tri-State Bridge， 加入Avalon 三態總線橋； 在SOPC Builder 的組件選擇欄中選擇AvalonComponents→Memery→Flash Memery（Common Flash Interface），添加CFI 控制器。

　　（四） 定時器設置。在SOPC Builder 組件選擇欄中選擇Avalon Components→Other→Interval timer，加入定時器核。定時器的硬件配置選項會影響定時器的 硬件結構，SOPC 提供了簡單周期中斷配置、完全功能配置和看門狗配置三種硬件配置。

　　（五）添加 SPI 核。采用的A/D 轉換芯片和D/A 轉換芯片都是基于SPI 總線進行數據 傳輸的，要實現Nios II 系統對轉換芯片的控制必須添加SPI 核。在SOPC Builder 組件選擇 欄中選擇Avalon Components→Communication→SPI（3 Wire Serial），配置SPI 核。由于用到 的模數轉換芯片AD7810 和數模轉換芯片AD5611 對于Nios II 系統來說都是從SPI 器件， 所以在FPGA 中添加兩個主SPI 核分別控制A/D 和D/A 轉換芯片。

　　2.3 可重構配置文件生成

　　在完成可重構智能儀器的各個控制器核之后，要生成相應的配置文件，才能配置FPGA 芯片，使其實現各種功能。

　　配置是對 FPGA 的內容進行編程的一個過程。目前大部分FPGA 都是基于SRAM 工藝 的，而SRAM 工藝的芯片在掉電后信息就會丟失，需要外加專用配置芯片，在上電時，由 這個專用配置芯片把配置數據加載到FPGA 中，之后FPGA 就可以正常工作了。

　　在被動模式（PS）方式下，FPGA 處于完全被動的地位。FPGA 接收配置時鐘、配置命 令和配置數據，給出配置的狀態信號以及配置完成指示信號等。PS 配置時序如圖2 所示：

　　根據 SOPC Builder 中對FPGA 添加的各種控制器核，利用Quatus II 軟件例化Nios II 處 理器，生成了完整的FPGA 內部頂層模塊圖，如圖3 所示。然后利用引腳規劃器Pin Planner 對其進行引腳分配。最后用進行Compilation，生成.sof 和.pof 配置文件，完成硬件設計。