在FPGA中實施4G無線球形檢測器的方案

　　FPGA 硬件應用

　　為實現上述系統，我們采用了賽靈思 Virtex?-5 FPGA 技術。該設計流程采用賽靈思 System Generator 進行設計捕獲、仿真和驗證。為了支持各種不同數量的天線／用戶和調制次序，我們將檢測器設計用于要求最高的 4x4、64-QAM 情況下。

　　我們的模型假定接收方非常清楚信道矩陣，這可以通過傳統的信道估算方法來實現。在信道重新排序和 QR 分解之后，我們開始使用球形檢測器。為準備使用軟輸入、軟輸出信道解碼器（比如 turbo 解碼器），我們通過計算檢測到的比特的對數似然比 (LLR) 來生成軟輸出。

　　該系統的主要架構元素包括數據副載波處理和系統子模塊管理功能，以便實時處理所需數量的子載波，同時最大程度地降低處理時延。對每個數據副載波都進行了信道矩陣估算，限定了每個信道矩陣可用的處理時間。對選中的 FPGA 而言，其目標時鐘頻率為 225MHz，通信帶寬為 5MHz（相當于 WiMAX 系統中的 360 個數據子載波），每個信道矩陣間隔可用的處理時鐘周期數為 64。

　　我們采用硬件功能單元精湛的流水線和時分復用 (TDM) 功能，以達到 WiMAX OFDM 符號的實時要求。

　　除了高數據率外，在架構設計指導過程中控制子模塊時延也是一個重要的問題。我們通過引入連續信道矩陣的 TDM 解決了時延問題。這種方法可以延長同一信道矩陣元之間的處理時間，同時還能保持較高的數據吞吐量。構成 TDM 組的信道數會隨著子模塊的不同而變化。在 TDM 方案中，信道矩陣求逆過程用了 5 個信道，而有 15 個信道在實數 QR 分解模塊中進行了時分復用。圖 2 是該系統的高級流程圖。

圖 2. MIMO 802.16e 寬帶無線接收器的高級流程圖

　　信道矩陣預處理

　　信道矩陣預處理器確定了空分復用復合信號每一層的最佳檢測次序。該預處理器負責計算信道矩陣的偽逆矩陣范數，并根據這些范數，選擇待處理的下一個傳輸流。偽逆矩陣中范數最小的行對應著最強傳輸流（檢波后噪聲放大最?。?，而范數最大的行對應著質量最差的層（檢波后噪聲放大最大）。我們的實施方案首先檢測最弱的層，然后按最低噪聲放大到最高噪聲放大的次序逐層檢測。對排序過程中的每一步，信道矩陣中相應的列隨后會被清空，然后簡化后的矩陣進入下一級的天線排序處理流水線。

　　在預處理算法中，偽逆矩陣的計算要求最高。這個過程的核心是矩陣求逆，通常通過吉文斯(Givens) 旋轉進行 QR 分解 (QRD) 來實現。常用的角度估算和平面旋轉算法（如 CORDIC）會造成嚴重的系統時延，對我們的系統來說是不可接受的。因此，我們的目標是運用 FPGA 的嵌入式 DSP 資源（比如 Virtex-5 器件中的 DSP48E），找出矢量旋轉和相位估算的替代性解決方案。

　　QRD 的脈動陣列結構由兩種類型的處理單元構成——對角線單元或邊界單元和非對角線單元或內部單元。邊界單元執行矢量函數，可以生成陣列內部單元使用的旋轉角度。要想得到想要的旋轉角度，可以把非對角線單元中的值與對角線單元中的共軛復數相乘，然后除以復數的倒數即可。相除實際是用乘法的方式完成的，即在觀察到函數接近線性的時候，乘以根據定義的間隔的多項式近似值計算出的倒數。圖 3 顯示了采用這種近似值在對角線脈動單元中完成這種復雜旋轉的信號流程圖。

圖 3. 對角線脈動單元結構圖

　　發送到非對角線單元中的數據是旋轉矢量的同相部分和正交部分除以相應的近似值得出的結果。我們不僅通過在對角線單元和非對角線單元采用流水線架構實現了高數據吞吐量，同時還通過對跨5個信道的硬件進行時分復用的方式控制了近似值模塊和復雜乘法器引起的時延。

　　對 4x4 矩陣，我們使用了 1 個對角線單元和 7 個非對角線單元。分解單個矩陣所花的處理時間為 4x4=16 個數據周期，而該設計交付數據的速度是每三個時鐘周期一個樣本，因此分解單個矩陣的所用的總時長為 3x4x4=48 個時鐘周期（低于可用的 64 個時鐘周期）。我們對分解后的矩陣使用了回代法（back subsTItution），同時以相同的 TDM 方式進一步進行了重新排序操作。