一種基于FPGA的復數浮點協方差矩陣實現

　　2 仿真結果

　　可編程邏輯設計有許多內在規律可循，其中一項就是面積和速度的平衡與互換原則。面積和速度是一對對立統一的矛盾體，要求一個設計同時具備設計面積最小，運行頻率最高，這是不現實的。于是基于面積優先原則和速度優先原則，本文分別設計了協方差矩陣的串行處理方案和并行處理方案，并用Altera＼stratix＼EP1S20F780C7進行板上調試。其調試結果表明，串行處理方案占用的資源是并行處理方案的1／4，但其運算速度卻是后者的11倍。

　　2．1 串行處理方案仿真結果

　　如圖5所示，clk為運算的總控制時鐘；reset為復位控制信號，高電平有效；rd為讀使能信號，低電平有效；wr為寫使能信號，低電平有效；wr_clk為寫時鐘信號，上升沿觸發；q_clk為讀時鐘信號，上升沿觸發；ab_re(31：O)和ab_im(31：O)為乘法器輸出的實部和虛部。q_t2為矩陣乘累加模塊的同步時鐘信號；clkll，state(3：O)，clkl和state(3：0)是狀態機的控制信號，控制矩陣運算規則。

　　如圖5所示，在100 ns時reset信號有效(即reset=‘1’)，所有狀態清零。從335～635 ns間，寫使能信號有效(wr=‘O’)且有兩個寫時鐘信號的上升沿到來，即向任意一個通道的FIFO中存入兩個快拍采樣數據，最后輸出結果應該有兩個矩陣，如圖6所示。當FIFO為空時，運算停止，所有狀態清零。等待新采樣數據的到來。

　　圖5中，在350 ns時，讀使能有效(rd=‘0’)且有一個讀時鐘信號的上升沿到來，所以empty信號存在短暫的不空(empty=‘O’)狀態，捕獲到這個信息，便觸發單穩態觸發器模塊，產生具有121個clk時鐘周期長度，占空比為120：1的q_clk信號，進行FIFO的讀操作。

　　在350～535 ns時間段，因為寫時鐘信號沒有到來，所以FIFO為空(empty=‘1’)。從550 ns～24．75 μs時間段讀時鐘信號沒有上升沿到來，整個設計處于第一個矩陣的運算過程中，即運算一個矩陣所需要的時間為24．2 μs。與此同時，第二個數據寫入FIFO，empty一直處于不空狀態(empty=‘O’)。

　　在第一個矩陣運算結束之后，即24．6μs時，系統檢測到empty=‘0’，開始讀數據并觸發第二個矩陣運算的時鐘控制信號。如圖6所示，在24．6μs時，empty=‘1’。FIFO中的第二個數據被讀出，處于空狀態。從24．85～49．05μs進入第二個矩陣的運算周期。

　　在仿真時，輸人數據為16位的定點數(1+j1；O+jO；2+j2；3+j3；4+j4；5+j5，6+j6；7+j7；8+j8；9+j9；A+jA)，輸出結果為32位的單精度浮點數。選擇的主時鐘周期為200 ns。在實際調試過程中，整個系統可以在50 MHz主時鐘頻率下正常工作。