基于FPGA的卷積碼的編/譯碼器設計
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5 驗證仿真
本設計采用Xilinx公司的ISE 9．2i為開發平臺，選用的是Xilinx Virtex 4 FPGA為開發芯片用于設計和驗證所提出的卷積編碼和維特比(Veterbi)譯碼算法。
5．1 卷積編碼器
如圖6所示，clk為時鐘信號，reset為復位信號，din為輸入信號，out_1，out_2為編碼后得到的并行碼字序列。可看出：輸入碼元為“101010111011 000100011011111111100……”經過編碼得到編碼結果為“1101000100010010101000101011001101110011101001010101010 10101011”結果正確。
5．2 Verterbi譯碼器
Vertrbi譯碼器仿真波形如圖7所示，rev[1：0]為輸入譯碼器的接收序列，clk為時鐘信號，rst為復位信號，enable為使能信號，h_out為譯碼器輸出序列。可看出：譯碼輸出碼元為“10101011101100010001101111111l100……”。結果正確。
6 結束語
通過對卷積編碼原理與維特比譯碼算法的深入研究，在理解傳統實現方法的基礎上提出適合FPGA存儲器和獨立運算單元豐富的特點的優化算法，有效地提高了譯碼器的處理速度，簡化了譯碼器的復雜程度。
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