詳細講解Vivado設計套件帶來的益處

簡化工程變更單（ECO）

增量流量讓快速處理小的設計更改成為可能，每次更改后只需重新實現設計的一小部分，使迭代速度更快。它們還能在每個增量變化之后實現性能的表現，從而無需多個設計迭代。為此，Vivado設計套件還包括對一個流行的ISE FPGA編輯器工具的新的擴展，稱為Vivado器件編輯器。Feist說，在一個布局布線設計上使用Vivado器件編輯器，設計師現在有能力去做移動單元，重新布線，連接一個寄存器輸出作為調試管腳，修改DCM或者查找表（LUT）的參數的工程變更單（ECO）——在設計周期的后期，無需通過返回設計重新綜合和實現。他說，目前行業沒有任何其他FPGA設計環境可以提供這種級別的靈活性。

基于業界標準而打造

四年半前，當賽靈思開始從頭打造Vivado設計套件的時候，架構打造的首要任務，就是用標準的設計環境代替專有格式。致力于打造一個開放的環境，讓客戶能夠用EDA 工具和第三方IP 進行擴展。例如，Vivado 設計套件可支持SDC（Synopsys 設計約束）、ARM AMBA AXI 4 IP互聯標準、IP-XACT IP封裝和交付標準，并且在新環境中提供了強大的互動TCL 腳本功能。。

流程自動化，非流程強制化

在Vivado 設計套件構建過程中，賽靈思工具團隊遵循這樣的原則“自動化設計方式，不強制設計方式”。Feist 說：“不管用戶用C、C++、SystemC、VHDL、Verilog、System Verilog、MATLAB 還是Simulink 開始編程，也不管他們用的是我們的IP 還是第三方的IP，我們提供了一種實現所有流程自動化，幫助客戶提高生產力的方法。我們還充分考慮到我們的用戶的各種技能水平和偏好，既能滿足需要全按鍵式流程的客戶的要求，也能滿足在設計流程的每一步都進行分析的客戶的要求，甚至還能滿足那些認為用GUI 的是低手，喜歡用TCL 以命令行或批處理模式完成全部設計流程的客戶的要求。用戶能夠根據自己的特定需求，選用套件功能。”

為進一步增強所有用戶的設計體驗，賽靈思在Vivado 設計套件中加入了某些奇妙的新功能，同時為深受客戶贊譽的FPGA 編輯器增加了芯片編輯器功能。

IP 封裝器、集成器和目錄

賽靈思的工具架構團隊把重點放在新套件專門的IP 功能設計上，以便于IP 的開發、集成與存檔。為此，賽靈思開發出了IP 封裝器、IP 集成器和可擴展IP 目錄三種全新的IP 功能。

Feist 表示：“今天很難找到不采用IP 的IC 設計。我們采用業界標準，提供專門便于IP 開發、集成和存檔/維護的工具，這都有助于我們生態系統合作伙伴中的IP 廠商和客戶快速構建IP，提高設計生產力。目前已有20 多家廠商提供支持該最新套件的IP。”

采用IP 封裝器，賽靈思的客戶、賽靈思公司自己的IP 開發人員和賽靈思生態環境合作伙伴可以在設計流程的任何階段將自己的部分設計或整個設計轉換為可重用的內核，這里的設計可以是RTL、網表、布局后的網表甚至是布局布線后的網表。IP 封裝器可以創建IP 的IP-XACT 描述，這樣用戶使用新型IP 集成器就能方便地將IP 集成到未來設計中。IP 封裝器在XML 文件中設定了每個IP 的數據。Feist 說一旦IP 封裝完成，用IP 集成器功能就可以將IP 集成到設計的其余部分。

Feist 說：“IP 集成器可以讓客戶在互聯層面而非引腳層面將IP 集成到自己的設計中。可以將IP 逐個拖放到自己的設計圖（canvas）上，IP 集成器會自動提前檢查對應的接口是否兼容。如果兼容，就可以在內核間劃一條線，然后集成器會自動編寫連接所有引腳的具體RTL。”

Feist 表示：“這里的重點是可以取出已用IP 集成器集成的四五個模塊的輸出，然后通過封裝器再封裝。這樣就成了一個其他人可以重新使用的IP。這種IP 不一定必須是RTL，可以是布局后的網表，甚至可以是布局布線后的網表模塊。這樣可以進一步節省集成和驗證時間。”

第三大功能是可擴展IP 目錄，它使用戶能夠用他們自己創建的IP 以及賽靈思和第三方廠商許可的IP 創建自己的標準IP 庫。賽靈思按照IP-XACT 標準要求創建的該目錄能夠讓設計團隊乃至企業更好的組織自己的IP，供整個機構共享使用。Feist 稱賽靈思系統生成器(System Generator) 和IP 集成器均已與Vivado 可擴展IP 目錄集成，故用戶可以輕松訪問編目IP 并將其集成到自己的設計項目中。

Vivado 產品營銷總監Ramine Roane指出：“以前第三方IP 廠商用Zip 文件交付的IP格式各異，而現在他們交付的IP，不僅格式統一，可立即使用，而且還與Vivado 套件兼容。”