Cadence與Digital成功縮減Realtek瑞昱數字電視SoC面積

　　2014年2月12日，全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)宣布，瑞昱半導體(Realtek Semiconductor Corp.) 成功運用Cadence^® Encounter^® RTL Compiler的physical aware RTL合成縮減數字電視SoC面積，并具體實現在高度整合的多媒體SoC – Imagination PowerVR SGX544MP2的40nm設計上。

　　RTLCompiler獨特physical aware的全面映射技術實現資料路徑最佳化，能夠縮小Imagination設計的關鍵元件。瑞昱半導體駕馭先進合成技術，更妥善地結構和映射邏輯到更小的網表(netlist)，并在量產運用EDI數字設計實現系統(Encounter Digital Implementation System)成功地收斂時序而獲得佳績。

　　瑞昱半導體發言人陳進興副總表示：“由于切換至RTL Compiler讓我們能夠實現縮減GPU設計的占用面積，而達成更快速的流程。我們不斷努力提高我們產品的價值, 同時在給定的表現范圍內達到任何面積或功耗的縮減, 能夠提供給我們的客戶具競爭價格下更高效率的產品, 就是脫穎而出的重要關鍵。”

　　同時，瑞昱半導體在這個復雜的40nm GPU上首次采用Cadence的EDI數字設計實現系統，用于模塊級(block-level)的收斂。通過運用EDI的層次化設計方法(hierarchical flow)實現速度更快的GPU，并提高了SoC設計投片(tapeout)的可預期性。