VHDL語言在FPGA／CPLD開發中的應用

　　下面是用VHDL語言設計的24進制BCD碼計數器count24模塊∶
　　ENTITY count24 IS


END counr24—arc；
上述程序中由語句ENTITY與ENDcount24包含的部分稱為程序的實體，它的電路意義就相當于器件的外部接口，在電路圖上相當于一個元件符號。該實體是一個完整、獨立的語言模塊，它描述了coun t24的接口信息，定義了count24的端口引腳clk、reset、qa、qb的輸入、輸出性質及其數據類型；由語句ARCHITECTURE開始，到END count24arc結束為結構體層次，結構體層次用于描述count24內部的邏輯功能，在電路上相當于器件的內部電路結構。描述邏輯功能的具體做法是，在結構體的進程區內，通過定義兩個整型中間變量cntb、cnta分別表示十位和個位，之后用IF語句說明當時鐘到來時，這兩個變量的計數和進位情況，當進程結束后，再將這兩個中間變量分別賦給輸出變量qb和qa。整個程序不長，邏輯描述十分簡潔、明了。
　　上述程序輸入完成后，首先要經EDA軟件進行編譯，本設計采用的是美國Altera公司的MAX＋PLUS2II軟件，經該軟件中的Compiler編譯器編譯后，若有任何信息、錯誤和警告，都將在VHDL編譯器窗口上提示，設計者可根據提示對設計進行修改。當編譯通過時，建網表、邏輯綜合、適配、劃分、時域分析、裝配等均已自動完成，并生成多個后續工作要用的文件。編譯的成功表明已為所設計的項目建立了一個編程文件，但還不能保證該設計在各種可能的情況下都有正確的響應，因而編譯通過后，還必須用MAX＋PLUSII的Simulator仿真器和Timing Analyzer工具分別進行功能仿真和時序仿真，以驗證設計是否完全符合要求，若發現有問題，則必須返回原設計進行修改。上述模塊經功能仿真和時序仿真都沒有發現任何問題。圖3所示即為上述模塊的仿真波形。該模塊設計完成后存檔，待建立頂層文件時調用。
　　接下來再用VHDL語言對底層中其它所有模塊一一進行設計，這包括：秒、分計數器（均為60進制計數器）、14級2分頻器、24選4數據選擇器、BCD七段譯碼器、節拍發生器等。所有程序均經MAX＋PLUS2II軟件的編譯和仿真。當模塊設計完成后均要存檔，待建立頂層文件時調用。
　　除底層模塊外，其它各層次模塊（包括頂層）也都適于用VHDL語言描述。只是應選擇不同的描述方法而已。當底層中所有模塊均設計完成后，采用VHDL語言中的結構描述法，用元件調用語句調用底層各模塊并進行連接，即可建立數字鐘的頂層文件。數字鐘的頂層文件也必須經過EDA軟件的編譯和仿真，在此過程中，如有需要，還可隨時打開查看并修改任一層次的設計。當最后確認設計完全符合設計要求時，再將編譯后的頂層文件下載到目標芯片PFGA／CPLD中。
　　綜上所述，整個系統各層次模塊均采用VHDL語言描述，其優點主要有下述三個方面∶（1）能進行系統級的行為描述，從邏輯行為上對模塊進行描述和設計，大大降低了設計難度。（2）描述的設計思想、電路結構和邏輯關系清晰明了，便于存檔、查看、維護和修改。（3）支持大規模設計的分解和已有設計的再利用。
　　僅上述這三個優點，就是電路圖輸入和其它HDL語言所不能實現的。

3　結束語
　　集成電路規模越是龐大，VHDL語言的優越性就越顯突出。目前，數百萬門規模的FPGA／CPLD已進入實用，VHDL強大的系統描述能力、規范的程序設計結構和靈活的語句表達風格使其必將擔負起大系統設計的幾乎全部設計任務。