低壓超級接面結構優化MOSFET性能

采用超級接面結構設計不僅可克服現有功率MOSFET結構的缺點，亦能達到低RDS(on)、低QG和低QGD等特性，確保在兼顧晶片尺寸與功耗的前提下，提升DC-DC轉換效率與功率密度。

　　藉由對同步交流對交流(DC-DC)轉換器的功耗機制進行詳細分析，可以界定必須要改進的關鍵金屬氧化物半導體場效電晶體(MOSFET)參數，進而確保持續提升系統效率和功率密度。

　　分析顯示，在研發功率MOSFET技術的過程中，以往常見以QG和QGD(意即RDS(on)×QG和RDS(on)×QGD)為基礎的因數(FOM)已無法滿足需求，若堅持采用固定因數，將可能導致技術選擇無法達成最佳化。藉由此次分析的啟示，工程師們已定義一套FOM以應用于新的低壓功率MOSFET技術研發。由此產生的30伏特(V)技術以超級接面(Superjunction)為基礎概念，是DC-DC轉換器的理想選擇;相較于橫向和分裂閘極溝槽MOSFET等競爭技術，該技術可同時提供特定的低RDS(on)、QG、QGD、QOSS和高度閘極回跳抑制。

　　MOSFET損耗問題加劇　催生新功耗分析技術

　　多相同步降壓轉換器是微控制器(MCU)以及其他運算密集型積體電路(IC)，如數位訊號處理器(DSP)和繪圖處理器(GPU)供電的拓撲結構選擇。在同步降壓轉換器內，兩個功率MOSFET串聯形成半橋結構。高處的MOSFET做為控制單結型FET;低處的MOSFET則為同步FET。

　　此電路拓撲演變的關鍵點在于2000年時，引進Pentium 4微處理器以及相關的ATX12V電源規范，其中的功率軌(即轉換電壓)從5伏特提高至12伏特，以達成微處理器須要快速增加電流的要求。因此而產生的工作周期變化使得功率MOSFET在性能優化方面發生重大變革，并全面采用QGD×RDS(on)和QG×RDS(on)等效益指數作為功率MOSFET的性能指標。然而，過去10年以來，特定尺寸產品中此類FOM和RDS(on)已降低約十倍，QG和QGD已不再是影響功率MOSFET功耗的主要因素。

　　就控制FET而言，MOSFET封裝和印刷電路板(PCB)連線的寄生電感所產生的功耗可能超過由QGD產生的損耗。降低寄生電感的需求推動Power SO8封裝的普及化，并使整合動力的概念于2002年產生，意即將控制和同步FET與MOSFET驅動器整合于四方形平面無接腳封裝(QFN)中，此概念于2004年獲英特爾(Intel)DrMOS規范采用。

　　為因應功率MOSFET多面性的損耗，一系列日趨復雜的運算方式和效益指數逐被提出。在功耗機制研究領域中，最被看好的技術是利用如TSuprem4和Medici等TCAD工具制作詳細的行為模型，并結合詳細的電路模擬(如PSpice)，進而產生詳細的功耗分析結果。雖然此方法可針對不同的功耗機制進行深入分析，但分析結果須轉換成一套以MOSFET參數為基礎的FOM，以用于新技術的研發。

　　確認效益因數有助技術最佳化

　　為使DC-DC轉換中采用的MOSFET技術達成最佳化，首先須確定對目標應用的性能造成影響的關鍵元件參數為何。透過功耗機制分析得出的這些參數通常為一組關鍵效益因數(性能指標)，在確認任何效益因數的有效性為實際限值(如可用尺寸和成本)時，功耗分析所采用的假設前提相當重要。表1列出了用于新的功率MOSFET技術研發的FOM。

　　前三項性能指標已廣泛用于評估技術的適用性，因此無須多作介紹，其僅用于告知設計工程師須盡可能減少單位面積上的RDS(on)值(即Sp.RDS(on))，以確保晶片在有限的封裝尺寸內達成最高的功效。且對于特定的RDS(on)，要盡量降低MOSFET電容CGS和CGD，以達成最低開關損耗。

　　第四個FOM為COSS，與降低輸出電容有關，其重要性將逐漸增加。原因來自兩方面：第一，同步FET的閘極電荷損失已大幅降低，輸出電容充放電時產生的電荷損耗水準已大致相當。第二，控制FET的QGD相當微小，以致于影響電壓升降時間的因素為電路電感對輸出電容進行充電的時間，而非電路提供所需閘控充電的能力。在此請特別注意，表1中未列出儲存電荷Qrr，并非Qrr可忽略不計，而是因為采用與上述降低Sp.RDS(on)相同的技術使其獲得改善，此技術包含提高單元密度(導因于本體偏置效應)和削減漂移區塊等。

　　設計一款高性能MOSFET須在特定的參數之間做出權衡。例如，欲改善RDS(on)×QGD，可透過加大單元間距、犧牲Sp.RDS(on)而完成，亦可透過增加一個連接源極的閘極遮罩、犧牲RDS(on)×QOSS而完成。為避免產生不符理想的元件結構，須綜合這些FOM。此概念已被應用于生產綜合加權同步FET(FET CWS)FOM，即綜合考量閘極電荷和輸出電容功耗的效應。此種FOM組合有助于對元件性能做出更精確的評估，此外，透過將轉換電壓和閘極驅動電壓(VIN和VDR)合并后，QG和QOSS的相對重要性取決于應用方式，進而確保改善后的閘極電荷不會對輸出電容產生不利影響，反之亦然。

　　隨著小尺寸封裝晶片(如QFN3333)和多晶片產品(如DrMOS)的使用越來越為廣泛，將低Sp.RDS(on)與低開關FOM相結合的確有其必要性。面積限制同步(Area Constrained sync, ACS)FET FOM組合即是透過降低RDS(on)以提高開關性能，因此須要比封裝允許值更大的活動區域。請注意，該FOM不僅是一項單純的性能指標，亦關系到該技術是否有能力達成各項性能指標在特定空間限制下所認定的潛能。因此，在進行技術比較時，須留意此點。

　　在理想狀態下，對于CWS和ACS FOM而言，QG應在VDS=0和VGS=4.5伏特的條件下進行測量。若無法達成上述條件，可根據閘極電荷曲線，利用公式1計算QG。公式中的QG1、QG2分別為VDS1和VDS2條件下測得的閘極電荷，此兩點均取自于閘極電荷曲線中QGD的部分之后。

　　QG=4.5V×(QG1-QG2)/(VDS1-VDS2)¨¨¨¨(公式1)

　　輸出電荷是一般資料手冊中不會提及的另一參數，但使用者可根據輸出電容進行估算。當轉換電壓為12伏特時，假設理想的pn接面電壓為0.7伏特，則QOSS可用公式2計算，其中Vm用以表示測量COSS時的電壓。