亞微米CMOS電路中VDD-VSSESD保護結構設計二

　　3.1 仿真分析

　　在亞微米的ESD結構的設計中，一種常見的具體的ESD瞬態檢測電壓如圖2 VDD-VSS間的電壓鉗位結構。其原理如下：

　　主要利用結構中的RC延遲作用，一般T=RC被設計為100ns-1000ns之間，而ESD脈沖通常為納秒級，其上升時間為十幾納秒。初始狀態，IC處于懸空狀態下，當個正ESD電壓出現在VDD電源線上，而VSS相對為0時，Vx通過RC開始充電，由于其充電常數T比VDD的上升時間大的多，致使Vx無法跟隨VDD的變化，從而使P0管打開，N0管關閉，Vg電壓迅速上升，N1大管開啟，從而提供了一個從VDD到VSS的低阻抗大電流泄放通道并對內部的VDD與VSS有一個電壓鉗位作用，從而有效地保護了內部電路。 在正常上電時，因為正常的上電時間為毫秒級，所以Vx的充電可以跟隨VDD變化，當上升到一定電壓時，N0管開啟，P0管一直關閉，Vg=0，N1管一直關斷無效。

　　對上述例子中圖2結構的具體仿真見圖5、圖6。

　　從上述仿真分析及實際的ESD結果來看，該結構本身首先必須要有一定的健壯性，其自身的健壯性則與以下兩方面有關：

　　(1)該結構的邏輯設計，即各管子尺寸的設計，以保證該結構在正常上電時能完全關斷，使電路正常工作，當ESD發生時能有效開啟，從而保護內部結構。通常T=RC的值的設計要在100ns-1000ns之間，R可由倒比管或阱電阻實現，而C可直接由MOS電容構成，P0、N0管的寬長比W/L不用很大，其溝長比內部最小溝長稍大，該結構因為承受了ESD大電流泄放通道的任務，N1管的寬長比4W/L要比較大，在不影響面積的情況下盡可能大，管子溝長比內部最小溝長大。

　　(2)該結構的版圖設計非常關鍵，其設計不當就可能導致自身的損壞。特別是N1管子版圖設計，其漏區孔距柵要有一定距離，即有一定的壓艙(Ballast)電阻時電流開啟泄放更均勻。