特色C語言平臺　SoC設計最佳化(一)

　　有關專用處理器，利用一般的處理器制作工具，同樣能夠輕易進行最適化探索作業，進而使處理器的開發時間，從以往6個月壓縮至2~3個月。實際開發時必需先進行Profiling描述、決定管線結構，再根據Profiling描述結果，對各SoC進行複合指令等，最佳指令追加作業，依此使參考用處理器達成SoC要求的最佳化目標，最后再利用指令設定，模擬分析估算成本、耗功等效能。

　　結構探索作業結束后，再整合客戶的要求規格，評估客戶提出的規格時，此時為防與止晶片出現怪異現象，除了動作等級的System C之外，必需使用低抽象度RTL（Register TraNSfer Level）等級的設計資料。一旦取得客戶的許可后就可以同時進行System C的硬體、軟體設計。由于C語言平臺設計方式使用了，C語言演算、System C模型和RTL模型等多種模型，因此必需維持模型之間的理論等價性，然而實際上「形式驗證工具」還未達到實用階段，必需使用一般理論模擬分析，驗證上述設計資料的等價性，其中RTL等級的理論模擬分析非常耗時，因此它已經成為C語言平臺設計有待克服的問題。

　　目前動作合成工具技術上還不成熟，若直接轉換成System C，Gate規模與消費電流值會變大。（IntercONnect Systems）

　　C語言平臺的設計的特色

　　實際上利用C語言平臺的設計方式方面，例如日本某業者，曾經開發以Pentium微處理器使用的壓縮處理技術硬體化的SoC，使其具備MPEG-4單壓縮功能，基于資料處理并聯化對降低動作頻率非常有效等考慮，因此使用動作合成方式使SoC整體達成的硬體連線化目的。由于在結構探索工程中已經針對并聯處理段數，等相異多結構進行評估，因此檢驗結果與實際晶片的量測結果幾乎完全相同，證實C語言平臺設計方式可以實現高精度的結構探索目的。

　　另外，也有業者在開發應用在行動電話的長時間MP3音樂播放晶片，同樣具備MPEG-4單壓縮功能時，設計上被要求盡量降低耗功，因此設計人員決定採用動作合成方式，使SoC整體達成的硬體連線化目的。此外，該業者為了減少耗功與晶片面積，因此進行演算處理位元寬度最佳化設計，就展開調查各處理作業的資源消耗量，與演算位元寬度的關係，依此制作演算位元寬度、建立調整方桉、進行音質檢驗、決定位元寬度，根據實測結果證實傳統同等級SoC的耗功為60mW，可以降至7mW。

　　東芝成立小組導入C語言設計平臺

　　目前可以感受到，隨著半導體制程的微細化，SoC的開發時間越來越長，在此同時短交期、低成本的要求依然沒變，因此大幅提高SoC的設計效率，成為開發SoC時非常重要的課題。以往SoC大多利用高抽象度動level設計硬體，設計資料使用C語言平臺描述，如此就能夠在SoC樣品晶片完成前，開始進行軟體驗證、修正作業。

　　所以，東芝在2005年就成立「R-CUBE」小組專研新晶片的前期設計規劃，來因應此一變化，R-CUBE高階設計環境主要是由，軟、硬體協調驗證環境、結構探索環境、高階驗證環境、高階合成環境，和整體驗證環境等等，5個次環境構成。