SystemC與SystemVerilog的比較

就 SystemC 和 SystemVerilog 這兩種語言而言， SystemC 是C++在硬件支持方面的擴(kuò)展，而 SystemVerilog 則繼承了 Verilog，并對 Verilog 在http://www.104case.com/article/201706/349325.htm

(1) SystemC 特別適合建模體系結(jié)構(gòu)，開發(fā)事務(wù)處理級（TL）模型和在驗證中描述軟件的行為。對于具有很強(qiáng)C++實(shí)力的團(tuán)隊和有基于C/C++ IP 集成要求（如處理器仿真器），以及為早期軟件開發(fā)設(shè)計的虛擬原型來說， SystemC 特別適合。

(2) SystemVerilog 是進(jìn)行RTL設(shè)計的最佳語言，不僅在于其描述真實(shí)硬件和斷言的能力，還在于對工具支持方面的考慮。同時， SystemVerilog 也提供了建模抽象模型和先進(jìn)的驗證平臺語言特征，例如受限制隨機(jī)激勵生成、功能覆蓋或斷言。對于那些沒有C/C++ IP 集成要求的項目來講比較合適，畢竟可以使用一種語言完成全部設(shè)計。

當(dāng)然， SystemC 可以用于驗證平臺和描述RTL結(jié)構(gòu)，而 SystemVerilog 也可以用于編寫高層事務(wù)處理級模型。但是，每一種語言都用于自己的重點(diǎn)應(yīng)用時，它們可以達(dá)到最佳的效率。這點(diǎn)對于復(fù)雜的項目特別適用，在這種項目中，不同的任務(wù)分屬于不同的組，通常有不同的技能要求。注重實(shí)效的解決方案以及符合設(shè)計團(tuán)隊的多種技術(shù)要求的方法是同時使用 SystemC 和 SystemVerilog 來開發(fā)和驗證當(dāng)今設(shè)計流程需要的虛擬原型的事務(wù)處理級模型。