Mentor增強7nm制程初期設計開發

　　MentorGraphics藉由完成臺積電(TSMC)10奈米FinFETV1.0認證，進一步增強和優化Calibre平臺和AnalogFastSPICE(AFS)平臺。除此之外，Calibre和AnalogFastSPICE平臺已可應用在基于TSMC7奈米FinFET制程最新設計規則手冊(DRM)和SPICE模型的初期設計開發和IP設計。

　　為協助共同客戶能準備好使用先進制程做設計，Mentor為TSMC10奈米制程改進物理驗證工具，加速CalibrenmDRCsign-off工具的執行時間，使其優于去年初針對10奈米精確度進行認證時的工具執行時間。CalibrenmLVS工具已可支援10奈米制程中新的元件參數抽取，以獲取更精準的SPICE模型和自熱模擬。同時，Mentor還提升了CalibrexACT解決方案的寄生參數精確度，并積極改善布局寄生參數抽取流程以滿足10奈米技術的要求。

　　Calibre平臺還可幫助設計工程師提高設計可靠度和可制造性。在為10奈米制程電阻和電流密度檢查做了技術的改進后，現在TSMC倚賴CalibrePERC可靠性驗證解決方案做可靠度確認。在可制造性設計(DFM)方面，Mentor添加色彩感知填充和更精密的對齊和間距規則在CalibreYieldEnhancer工具的SmartFill功能中。此外，Mentor還優化CalibreDESIGNrev協助晶片最后完工工具、CalibreRVE結果檢視器和CalibreRealTime介面，為設計工程師在多重曝光、版圖布局與電路圖(LVS)比較和電氣規則檢查(ERC)及可靠性驗證方面提供更容易整合和除錯功能。

　　如今，Mentor和TSMC攜手合作，將Calibre平臺的多樣化功能應用至7奈米FinFET制程中。CalibrenmDRC和CalibrenmLVS工具業已通過客戶早期設計的驗證。TSMC和Mentor正擴大SmartFill和Calibre多重曝光功能的使用功能，為7奈米的制程需求提供技術支援。

　　為獲得快速、準確的電路模擬，TSMC認證AFS平臺，包含AFSMega電路模擬器可用于TSMC10奈米V1.0制程。AFS平臺還通過最新版7奈米DRM和SPICE可用于早期設計開發。

　　為支援10奈米制程先進的設計規則，Mentor增強包括Olympus-SoC系統在內的布局布線平臺，并且優化其結果能與sign-off參數抽取和靜態時序分析工具有相關性。這項優化也擴展至7奈米制程。