列車用高速數字PCB電路板抗干擾設計

　　3 提高PCB 線路板抗干擾措施

　　3.1 減小耦合回路

　　減小耦合的主要方法是減小信號環路面積， 其中主要應該解決地線、電源、敏感信號源及板邊的環路面積。

　　3.1.1 減小地線、電源耦合回路

　　地線阻抗是造成線路板上地線噪聲的主要原因， 因此應該盡量減小地線阻抗， 可以采取地平面或網格地。

　　對于高速數字電路板應該采用多層板， 以減小環路面積， 將中間層作為電源或地層， 并且盡量保證電源與地相鄰的層間距盡量小;讓每一信號層都有一對應的地線層， 信號線與其地回路構成的環面積要盡可能小， 環面積越小， 對外的干擾越少。針對這一特點， 在地平面分割時， 要考慮到地平面與重要信號走線的分布， 防止由于地平面開槽等帶來的問題，信號線不能跨越地平面和電源平面分隔區， 防止形成大的地線回路。同時電源層應該比地線層內縮3 m m 左右的距離， 這樣將能夠抑制70% 以上的電源干擾。如圖2 所示。

圖2 電源層比地線層內縮示意圖

　　3.1.2 減小敏感源信號的耦合回路

　　對于敏感信號例如: 周期性信號， 如時鐘信號、模擬信號、地址總線的低位信號等產生干擾較強， 也是設計高速數字電路的關鍵所在。印制板上關鍵信號布線應該按照從高到低的原則走線(排序方式:高到低 :模擬信號-復位信號-I2C- 時鐘信號- 讀寫信號- 高速、射頻信號- 數據總線- 地址總線);關鍵信號布線盡量走內層;并要配小電容并聯進行濾波;信號層只有通過地平面隔離后的兩個層， 才可以平行走線; 信號線應盡可能使其互連線最短; 印制板上高頻連線的元件盡可能靠近走線短; 以減少高頻信號的分布參數和電磁干擾， 這樣才能夠提高敏感信號源的抗干擾能力。

　　3.1.3 減小線路板邊緣的耦合回路

　　印制電路板的板邊處理是否合理， 決定著是否能夠更加有效地抑制信號的對外干擾。為防止高速數字電路通過板邊對外干擾， 應該嚴格控制其布線位置， 讓其盡量靠近印制板內部。高頻等干擾較強信號線不應該走到板的邊緣， 以防止無對應地層耦合回路， 產生信號對外的干擾泄漏， 如圖3 所示:

圖3 線路板邊的耦合回路

　　3.2 抑制干擾源

　　抑制干擾源就是盡可能地減小干擾源du/dt、di/dt產生的影響。減小干擾源du/dt 主要通過在干擾源兩端并聯電容，增加去耦和濾波實現。減小干擾源di/dt 主要通過在干擾源中串聯電感或增加續流二極管來實現，例如:在繼電器中增加續流二極管，能夠消除斷開線圈時產生的反電動勢干擾。

　　3.2.1 增加去耦電容

　　去耦電容是把輸出信號的干擾作為濾除對象。在芯片附加并聯去耦電容就可以消除電源自激及抑制電平變化的沖擊，能夠讓電源噪聲及電平變化的沖擊以最短的路徑回流到地線， 增加抗干擾能力。為了很好地抑制噪聲，應盡可能為每一芯片配備去耦電容，并且去耦電容盡量靠近芯片電源和地管腳擺放。去耦電容的取值一般為0.01-0.1uf，可以按照C=1/F，既10MHZ 取0.1uf，100MHZ 取0.01uf，頻率越高，去耦電容取值應該越小。

　　3.2.2 電路濾波吸收

　　對于容易產生毛刺的突變信號應該采取相應的濾波形式， 抑制高速信號的突變產生的高頻毛刺。濾波的方法一般采用無源元件電容或電感配合電阻， 利用其對電壓、電流的儲能特性達到濾波的目的。常采用RC 濾波電路，當電壓突然升高時，并聯電容C 能夠儲存能量，而當電壓下降時釋放能量， 從而使負載濾波后電壓比較平滑， 減少高頻噪聲。但為了不影響正常的高頻信號波形，也不能取值太大，盡量使用小電容。根據電路的總阻抗及高頻信號的帶寬、上升時間、根據計算及經驗得出濾波電容C 的選擇大小參考下表1:系統工作頻率越高使用濾波電容取值應該越小。

表1 各種情況下濾波電容的選取

　　4 結束語

　　高速數字電路的抗干擾設計的可靠性對整個電子、電氣設備的整體性能有著深遠的影響， 任何產品的可靠性應從設計的源頭抓起， 只有切實把握印制電路的可靠性設計才能保證產品的可靠性， 真正提升印制板的可靠性能。

　　通過各類圖示能夠看出按照方法改進后的高速數字印制電路板能夠減小自身產生的噪聲， 同時提高自身的抗干擾能力。從研發成本的經濟考慮， 在設計初期考慮電路的抗干擾問題將能夠節約大量重復設計費用。此方法在時代電氣公司技術中心內部推廣取得了很好的實踐效果， 提高單板一次性成功概率， 既節約設計成本， 也提高了設計效率。