一款雷達芯片的基于掃描路徑法可測性設計

1 掃描鏈設計原理
數字電路由大量的組合元件和時序元件組成，時序元件具體體現為單個的觸發器(DFF)。數字電路基本組成如圖1所示。其中系統時鐘(CP)來控制各個觸發器的數據端口相應數據的輸入輸出。

基于掃描路徑法的可測性設計就是將電路中的時序元件觸發器替換為相應的可掃描的時序元件掃描觸發器(SDFF)；然后將上一級掃描觸發器的輸出端(Q)連接到下一級的數據輸入端(SDI)，從而形成一個從輸入到輸出的測試串行移位寄存器，即掃描鏈(ScanChain)；通過CP端時鐘的控制，實現對時序元件和組合邏輯的測試。實現掃描鏈設計后的電路如圖2所示。
采用掃描設計技術后，在掃描控制端(SEN)和時鐘端的控制下，通過掃描數據輸入端，可以把需要的數據串行地移位到掃描寄存器單元中，串行地控制各個單元；同時也可以通過掃描輸出端(Scan_out)串行地觀測它們。這樣就增加了時序電路的可控制性和可觀測性。

2 掃描鏈策略設計
圖2中虛線部分為掃描觸發器，即掃描鏈的基本組成單元，其構成原理如圖3所示。

掃描鏈設計前，電路中的觸發器都是通過系統時鐘端口控制數據的變化，因而在做掃描設計時可以通過系統時鐘復用檢測到更多的觸發器，以此達到控制掃描觸發器的目的。
同樣的道理，一些特殊電路中的觸發器也是采用手動或者軟件的方法將它們串聯到掃描鏈中，以此增加可掃描的觸發器數，最終使故障覆蓋率得以提高。但需要注意的是，這些可測性設計策略應用的前提是不能改變原始設計的功能。

3 設計中采用的策略
在進行DFT設計并插入掃描鏈的時候，最為重要的一個問題就是測試覆蓋率，而它的最終值是由觸發器的總數和最終能夠測試到的觸發器的數目的比值決定的，因此是否能夠盡可能多地測試到本雷達芯片電路中的觸發器，成為掃描路徑法設計的一個關鍵問題。針對實際的設計電路提出了以下三種有效的設計策略，由最終測試結果可知，采用此設計策略后可大大提高測試覆蓋率，滿足設計指標需要。
3．1 時鐘復用技術
每個觸發器都受系統時鐘控制，系統時鐘能夠覆蓋本設計中大部分的觸發器元件，因而考慮使用時鐘復用技術，在插入掃描鏈進行測試時，把測試時鐘引入到系統時鐘上，這樣測試時鐘就能覆蓋盡可能多的觸發器，并在插入掃描鏈后，替換成掃描觸發器。其實現原理如圖4所示。

從圖中可以看出，時鐘電路產生很多不同頻率的時鐘以滿足不同模塊的需求，在時鐘電路的輸出端口加入相應的選擇器(MUX)控制時鐘的選擇；當處于正常工作狀態時，MUX選擇正常的時鐘進入相應的模塊，進而實現相應的功能；當處于掃描狀態時，這些MUX都是選擇同樣的掃描測試時鐘信號(Te cp)進人到各個模塊進行測試。這樣做的優點在于不僅滿足了測試選擇的需要，而且也盡可能地測試到所有觸發器，滿足測試覆蓋率的需要。
3．2 特殊時鐘電路處理
在本設計中存在很多特殊的電路，其中有一種時鐘發生電路是不能進行掃描路徑法的可測性設計，具體的電路圖如圖5所示。

在這種結構中，時鐘從第二個觸發器的Q端輸出，輸入到第三個觸發器的時鐘(CP)端。由于掃描時鐘無法控制第三個以及后續的觸發器，設計的掃描鏈將不會覆蓋之后的電路，結果導致故障覆蓋率降低，測試覆蓋率也會下降。
改進此種電路結構的方法是手動或者用軟件方式增加一個MUX選擇器，當在掃描鏈插入時，正常的控制時鐘信號就會進入第三個觸發器的時鐘端。具體實現的電路結構如圖6所示。

使用此策略，在插入掃描鏈后，當MUX選擇器處在掃描狀態時，掃描時鐘就會連接到后續的觸發器，并將其連接到掃描鏈上，這樣就會大大提高故障覆蓋率，從而提高測試覆蓋率。