基于FPGA的全數字鎖相環的設計
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鎖相環(PLL)的理論與研究日趨完善，應用范圍遍及整個電子技術領域，如信號處理，調制解調．時鐘同步，倍頻，頻率綜合等都應用到了鎖相環技術。隨著集成電路技術的發展，集成鎖相環和數字鎖相環技術日趨成熟，不僅能夠制成頻率較高的單片集成鎖相環路，還可以把整個系統集成到一個芯片上去，實現所謂的片上系統SOC。因此，可以把全數字鎖相環路(ADPLL)作為一個功能模塊嵌入SOC，構成片內鎖相環。這里在簡單介紹片內全數字鎖相環系列結構的同時，給出一種智能控制捕獲范嗣中全數字鎖相環(ADPLL)的設計方法，并進行仿真和實踐驗證。
2 ADPLL的結構及工作原理
圖1給出全數字鎖相環(ADPLL)的基本結構。主要由數字鑒相器DPD，數字環路濾波器DLF，數控振蕩器DC0，分頻器4部分組成，其中心頻率為fc。DPLL是一種通過相位反饋來控制系統的電路結構。根據輸入信號Fin和本地時鐘輸出信號Fout之間的相位誤差信號送入數字環路濾波器，并對相對誤差進行平滑濾波，生成控制信號carry和bor―row，數字振蕩器根據控制信號調節反饋，使輸出信號Fout的相位逐漸跟蹤輸入信號Fin的相位，最終達到鎖定。
3 ADPLL各模塊的功能和具體實現方法
3．1 數字鑒相器
常用的鑒相器有2種類型：異或門(X0R)鑒相器和邊沿控制鑒相器(ECPD)，設計中采用異或門鑒相器。異或門鑒相器用于比較輸入信號Fin和輸出信號Fout之間的相位差，并輸出誤差信號Dout，Dout作為計數的方向信號輸入給下一級。
3．2 數字環路濾波器
數字環路濾波器(DLF)由一個模值為變量K的可逆計數器來實現。其作用首先用于消除數字鑒相器輸出的相位誤差信號Dout中的高頻分量，保證鎖相環路性能的穩定性和準確性：其次K變模計數器再根據鑒相器的相位誤差信號Dout來進行加減運算。若Dout是高電平時，計數器進行加運算，直到相加結果達到預設模制K，則環路濾波器輸出一個進位脈沖信號carry給數控振蕩器；若Dout是低電平時，計數器在模值K的基礎上進行減運算，直到為零，并輸出一個借位信號borrow給數控振蕩器：當環路鎖定或只有隨機干擾脈沖時，Dout是一個占空比為50％的方波，即計數器的加減數目基本相等，計數結果在K附近上下徘徊，不會產生進位或借位脈沖，大大減少了由隨機噪聲引起的對鎖相環路的誤控。也就是說，采用K計數器作為濾波器，有效的濾除了噪聲對環路的干擾。
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