基于PLD的納秒級脈沖發生器

本設計選用的外部計數時鐘頻率為100 MHz，因此所產生脈沖的周期最小是10 ns，脈寬調節最小為5 ns，調節步長為5 ns。該脈沖發生器可以實現多路輸出，脈沖輸出共有9路，其中1路可以實現單脈沖輸出，其余8路可以輸出不同脈寬的納秒級脈沖。若要提高脈沖發生器的精度，應提高計數時鐘的頻率。同時選用速度等級更高的PLD。若要增加脈沖周期及脈寬的可調范圍，則應選用容量更大的PLD。

2 仿真驗證

仿真是驗證設計的一個重要環節，如果仿真沒有通過，設計就必須重來，以便硬件調試的勝利通過。在ISE中，建立仿真文件并調用ModelSim 6.0對設計進行行為仿真。在第2個脈沖到來時進行計數器置零，開始計數，對每個輸出端口的波形都進行仿真測試。從仿真波形中可以預測出，可編程器件成功地對脈沖進行控制，然后分頻輸出，達到預定的要求。

行為仿真只是對VHDL語言進行邏輯綜合后仿真，布局布線后仿真則是在具體器件和硬件資源分配后，利用從布局布線中提取的一些信息，其中包括了目標器件及互連線的時延、電阻、電容等信息，并考慮走線之間的相互影響后產生的仿真波形。圖4是布局布線后仿真圖，可以看到在CLR信號有效開始，輸出端經過4個周期的延遲后才響應到有效的復位信號，這個說明器件延時加上互連線延時為4個周期，但是這并不影響設計輸出脈沖的質量，在其他電子設計中卻要考慮到這個延遲。

3 試驗結果

做好電路版，調試程序成功后，用型號為TektronixTDS210示波器測出兩個端口的輸出波形如圖5和圖6所示。圖5中波形幅度為3.98 V，峰峰值為4.98 V，脈沖寬度為37.8 ns，上升沿為16.7 ns；圖6波形幅度為1.53 V，峰峰值為2.51 V，脈沖寬度為19.8 ns，上升沿為9.7 ns。在示波器中顯示，得到納秒脈沖信號非常穩定，可以作為一個穩定的納秒信號源。每個脈沖過后都有一個小的負脈沖，并且上升沿和下降沿并沒有像仿真時短，主要原因是：一是仿真在一個相對理想的條件下進行的，對器件資源在電路中的實際體積忽略；二是芯片的微加工制造工藝不精確，寄生電容電阻的大小沒有精確計算，可以在輸出端加電容接地減小過脈沖。

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