基于PLD的納秒級脈沖發(fā)生器

1 基本原理

設(shè)計采用的XILINX公司的復(fù)雜可編程邏輯器件(CPLD)幾乎可適用于所有的門陣列和各種規(guī)模的數(shù)字集成電路，他以其編程方便、集成度高、速度快、價格低等特點越來越受到設(shè)計者的歡迎。選用的CPLD為XILINX公司的XC9572XL，屬于XC9500系列，是目前業(yè)界速度較快的高集成度可編程邏輯器件。

CPLD開發(fā)軟件用ISE 6.0+ModelSim 5.7SE，該軟件是一個完全集成化、易學(xué)易用的可編程邏輯設(shè)計環(huán)境，并且廣泛支持各種硬件描述語言。他還具有與結(jié)構(gòu)無關(guān)性、多平臺運行、豐富的設(shè)計庫和模塊化的工具等許多功能特點。

CPLD主程序流程圖如圖1所示，時針信號是整個程序的關(guān)鍵，通過時鐘對各個模塊進(jìn)行精確控制，實現(xiàn)基本功能。時鐘信號的精準(zhǔn)度決定了輸出脈沖信號的精準(zhǔn)度。時鐘源采用了4腳晶振，可以輸出一個穩(wěn)定的時鐘信號。CPLD內(nèi)部電路資源分配如圖2所示。

時鐘信號和復(fù)位信號作為輸入信號，控制脈沖信號的輸出。系統(tǒng)分4個模塊，包括計數(shù)器、鎖存器、觸發(fā)器和數(shù)據(jù)輸出模塊。時鐘信號和復(fù)位信號分別加在計數(shù)器和觸發(fā)器上，計數(shù)器計數(shù)通過鎖存，在時鐘信號作用下同步觸發(fā)輸出信號。當(dāng)復(fù)位信號到來時，計數(shù)器重新清零計數(shù)。

當(dāng)時鐘的上升沿到來時對高頻時鐘進(jìn)行計數(shù)，CPLD內(nèi)部建立一個5位計數(shù)器，計數(shù)器滿后自動重置為0，輸出端把計數(shù)器的各位進(jìn)行輸出，計數(shù)器滿后也輸出一個高電平。第一級輸出端一共有7個，可以實現(xiàn)對時鐘的2，4，8，16，32，64分頻以及單脈沖輸出。在CPLD內(nèi)部再建立一個3位計數(shù)器，對前級4分頻信號再做計數(shù)，調(diào)節(jié)占空比，控制脈沖輸出，同時對一級分頻信號進(jìn)行相與輸出。設(shè)置一個復(fù)位端，當(dāng)高電平時候，對電路進(jìn)行復(fù)位，計數(shù)器重新開始工作。通過復(fù)位端可以很好地控制脈沖輸出，并且輸出信號脈沖寬度在不同的分頻接口可以得到不同的脈沖寬度信號，也可以通過修改程序?qū)崿F(xiàn)脈沖寬度的改變。CPLD外圍硬件電路包括了電源、晶振、輸出端口、指示燈，如圖3所示。

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