成功解決FPGA設計時序問題的三大要點

從圖4可以看出在FPGA的管腳上，PCB傳播延遲與時鐘(CQ_FPGA)和數據(Q_FPGA)信號間的關系。在TimingDesigner軟件的動態(tài)鏈接參數表中使用單獨的變量可以輕松地獲得PCB板的延時及延遲值對相關的信號的影響。現在，我們可以在適當的FPGA裝置中，為獲取時鐘而得到內部布線延遲和確定正確的相位偏移。

FPGA設計要素

大多數的FPGA利用約束驅動進行布局和布線。時序約束為關鍵信號提供時序信息。TimingDesigner軟件提供獨特的時序參考圖如測量和計算變量結果，從行內文字到文件都支持廠商特定的約束語法。例如，在一個FPGA約束布線中，對符合其動態(tài)文字窗口的語法要求中，可以通過時序圖中為特定信號計算延遲誤差。然后，我們可以將這些語法通過一個文本文件導入到FPGA的開發(fā)系統(tǒng)中，或者我們可以直接將數值復制到FPGA的約束編輯器中。

對于高速存儲器接口設計，數據存儲器被放置在FPGA裝置I/O單元的附近，以盡量減少布線延時的影響。該I/O單元只有一個布線路徑為輸入數據信號，因此在數據總線的每一部分都存在數據路徑延遲。FPGA的PLL也被用來進行適當的時鐘控制，并通常有幾種可能的從輸入焊盤到捕捉寄存器的路徑。制造商通過控制特定的屬性，使PLL的特點包括相位偏移，相乘，或相除等因素，無論是原始示例的設計代碼或約束都可以帶入模塊。因此，時鐘和數據路徑的布線和延誤必須確定，以實現適當的時鐘相位偏移。

圖5：TimingDesigner軟件為FPGA設計流程提供直觀的界面。

在FPGA的最初布局和布線完成后，時序報告提供數據總線中每個時序的詳細延時信息。如果有必要，可為FPGA開發(fā)系統(tǒng)的關鍵信號設定延時路徑，TimingDesigner軟件可以提取相關信息和利用圖表更新。在這個設計實例中，我們需要輸入數據總線和相關時鐘信號的時序報告。

1.導入布線后的時序到TimingDesigner軟件中

導入FPGA的時序報告信息，我們需要規(guī)劃最壞的情況從而確定在圖表(Q_FPGA)中相關的波形圖。信號設計規(guī)范定義在同一個時序圖表中不能帶有同名的波形圖。通過規(guī)劃端口， TimingDesigner軟件可以過濾時序報告并提取有用的信息。這些規(guī)劃被存儲在圖表文件內并可預先解決的布局和布線問題。