DDS信號源的FPGA實現
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3．4 低通濾波器設計
對D／A轉換輸出的階梯波s(t)進行頻譜分析，可知s(t)中除主頻fc外，還存在分布在fc、2fc…，兩邊±fc處的非諧波分
量，幅值包絡為辛格函數，因此為了取出主頻fc，必須在D／A轉換器的輸出端接人截止頻率為f/2的低通濾波器。本文引用地址：http://www.104case.com/article/192016.htm
4 結語
采用直接頻率合成技術和FPGA設計的信號發生器具有不同于傳統頻率合成方法的全數字結構，輸出分辨率高等特點，其相位累加器在基準時鐘頻率和相位累加器的位寬達到一定要求時，輸出分辨率更小，可達到微赫茲級；頻率變化快，頻率控制字的傳輸時間以及器件響應時間很短，使得系統的頻率切換時間可達納秒級；頻率變化時輸出相位連續，在頻率改變時只是改變頻率控制字，而無需改變原有的累加值；但由于這種結構存在相位累加器的輸出有限位數產生相位截斷誤差，以及ROM存儲的幅度值量化有限樣點值產生量化誤差等問題，從而DDS的雜散抑制較差，因此采取相應措施對其抑制。在需要可變頻率或經常改變波形各個參數的實驗中．采用FPGA實現的DDS信號發生器較靈活，并具有絕對優勢。
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