一種基于FPGA的誤碼性能測試方案

通過上述討論知道，周期為2r-1的m序列發生器由r級移位寄存器組成。同時，由r個比特所能組成的所有序列（除全零序列外）都會在m序列的一個周期內遍歷，且相應的前后位置固定。因此，如果兩個具有相同邏輯結構的m序列發生器在某一時刻所有寄存器狀態完全相同，則由這兩個m序列發生器所產生的數字數據流保持同步。隨動同步就是根據m序列的這個性質實現的。

3 誤碼儀邏輯結構

發端模塊

本誤碼儀的發端模塊實質上是一個多功能的序列發生器。用戶可以通過相應的控制信號，指定其m序列發生器的線性反饋邏輯。由它產生的數字數據流將作為仿真數據送出到需要進行誤碼性能測試的數字通信系統中。

收端模塊

收端模塊在邏輯上可以分成兩個功能子模塊：一是m序列發生子模塊，二是誤碼統計子模塊。前者的邏輯功能與發端模塊相類似，其作用是產生一個與發端形式相同并且比特對齊的本地m序列；后者的作用是將收到的數據與本地m序列相比較，同時統計誤碼指標，從而完成對數字通信系統的誤碼性能測試。

在測試過程中，接收到的數字序列被不斷地逐次移入接收數據緩沖器中。在接收序列中，任意截取包含r個連續比特的片斷（其中r為發端m序列發生器的階數），將其置入本地m序列發生器的移位寄存器中，作為其初始狀態，并假定此時收發雙方已同步在這個狀態。此后，本地m序列發生器與接收數據緩沖器同步移位輸出。這樣，只要對兩個序列逐位比較，就可以進行誤碼統計了。需要特別注意：如果截取的數據片斷中包含誤碼，則據此得出的收發雙方已同步的結論是錯誤的。這樣的數據片斷將導致整個誤碼統計過程失去意義，不妨稱這種情況為同步。為了消除假同步的影響，需要一種保護機制，用以確保收發雙方的正常同步。

根據上述思想，筆者設計的收端模塊的狀態機由4個狀態組成，分別為搜索態（SEARCH）、預同步態（PRESYN）、同步態（SYN）和等待態（WAIT）。各個狀態所完成的功能如下：

搜索態（SEARCH）：在該狀態下，當接收數據緩沖器中出現非全零狀態時，其中的序列被置入收端m序列發生器的移位寄存器中，同時進入預同步狀態。

預同步態（PRESYN）：在該狀態下，本地m序列發生器輸出本地比特流，并使其與收到的數據流進行逐位比較，同時進行初步的誤碼統計。如果統計結果指示誤碼高于某一事先選定的閾值，則說明電路進入了假同步，于是需要返回搜索態重新同步。反之，則可以較大的概率認為收發雙方已經同步。反之，則可以較大的概率認為收發雙方已經同步，電路進入同步態。

同步態（SYN）：在該狀態下，電路將進行正式的誤碼統計，并且在指定的測試周期結束時進入等待狀態，同時輸出誤碼測試結果。

等待態（WAIT）：誤碼測試尚未啟動以及測試結束時所處的狀態。在該狀態下誤碼儀等待再一次誤碼測試的啟動信號。