幀同步系統的FPGA設計與實現

實驗結果分析：在Quartus II環境下，時鐘clk的周期為200μs，當時鐘周期設定的值很小時，比如納秒級別，系統則極易出現冒險競爭現象，因此要將時鐘周期的值設定的大一些。 data為輸入的數據流，為了便于仿真，只在數據流中加入3組巴克碼。bakeshibie為巴克碼識別器的輸出，當巴克碼出現后，觸發器的Q端變為高電平，系統進入維持態，此時5分頻計數器開始計數，若在未計滿5次時再次出現巴克碼，則5分頻計數器重新開始計數，若計滿5次仍未出現巴克碼，則系統徹底丟失同步狀態，Q端變為低電平，系統進入捕捉態。總體設計時序仿真圖如圖7所示。由于此幀同步系統要應用在DPSK解調中，所以幀同步系統仿真的時鐘頻率要與DPSK解調的時鐘頻率一致。仿真時要注意碼元的傳輸方向即巴克碼是高位先發送還是低位先發送，這將影響到仿真質量。

5 結論
詳細闡述各模塊功能，實現方法及仿真圖形，系統對幀同步碼(巴克碼)作出嚴格限制，即系統只有在嚴格收到幀同步碼后才會有幀同步信號輸出，提高系統的可靠性。保護電路設計有效降低漏同步和假同步的概率，時鐘控制的RS觸發器保證了同步系統狀態的正確轉換。同步系統各項技術指標均符合要求，工作正確可靠，有較高使用價值。