幀同步系統的FPGA設計與實現

1 引言
數字通信時，一般以一定數目的碼元組成一個個“字”或“句”，即組成一個個“幀”進行傳輸，因此幀同步信號的頻率很容易由位同步信號經分頻得出，但每個幀的開頭和末尾時刻卻無法由分頻器的輸出決定。為此，幀同步的任務就是要給出這個“開頭”和“末尾”的時刻。通常提取幀同步信號有兩種方法：一類是在信息流中插入一些特殊的碼組作為每幀的頭尾標記。另一類則不需要加入碼組，而是利用數據碼組本身之間彼此不同的特性實現同步。這里采取第一種方法――連貫式插人法實現幀同步。所謂連貫式插入法就是在每幀開頭插入幀同步碼。所用的幀同步碼為巴克碼，巴克碼是一種具有特殊規律的非周期序列，其局部自相關函數具有尖銳的單峰特性，這些特性正是連貫式插入幀同步碼組的主要要求之一。因此，這里提出幀同步系統的FPGA 設計與實現。

2 幀同步系統的工作原理
實現幀同步的關鍵是把同步碼從一幀幀數據流中提取出來。本設計的一幀信碼由39位碼元組成。其中的巴克碼為1110010七位碼，數據碼由32位碼元組成。只有當接收端收到一幀信號時，才會輸出同步信號。幀同步系統的設計框圖如圖1所示。

幀同步系統工作狀態分捕捉態和維持態。同步未建立時系統處于捕捉狀態，狀態觸發器Q端為低電平，一旦識別器輸出脈沖，由于Q端為高電平，經或門使與門1輸出”1”，同時經或門使與門3輸出也為”1”，對分頻計數器模塊清零。與門1一路輸出至觸發器的S端，Q端變為高電平，與門4打開，幀同步輸出脈沖。系統由捕捉態轉為維持態，幀同步建立。
當幀同步建立后，系統處于維持態。假如此時分頻器輸出幀同步脈沖，而識別器卻沒有輸出，這可能是系統真的失去同步，也可能是偶然干擾引起的，因此在電路中加入一個保護電路。該保護電路也是一個分頻計數器，只有在連續若干次接收不到幀同步信號時，系統才會認為同步狀態丟失，由于丟失同步的概率很小，因此這里系統設置分頻計數器值為5，也就是說連續5幀接收不到幀同步信號，系統才認為丟失同步狀態。當然分頻值可設置其他值，但該值越大，同步維持態下漏識別概率也越大。與門1的一路輸出置5分頻器的使能端，使之開始計數，當計數滿時會輸出一個脈沖使狀態觸發器置零，從而無幀同步信號輸出，同步電路又進入捕捉態。