基于FPGA的高速時鐘數據恢復電路的實現
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2．4 數據恢復
由于時鐘數據恢復電路的目的就是得到能夠正確采樣輸入數據的時鐘信號。為了保證恢復出的時鐘和輸入數據的相位關系在整個芯片內都能夠成立，在系統應用中輸入信號也走全局時鐘網絡。經過這樣處理后，只要在需要恢復數據的地方加一個D觸發器即可得到正確的數據信號。本文引用地址：http://www.104case.com/article/191906.htm
3 環路仿真結果及討論
采用EP2C5T144C6器件的環路的仿真結果如圖6所示，其中工作頻率為204．8MHz。由于整個電路用的是經過全局時鐘控制模塊后的時鐘和輸入數據，所以在圖6中給出的是這兩個信號時序關系：ORDA~clkctrl和R_clk~clkctrl。由圖(a)及局部放大圖(b)可以看出，電路穩定時鐘信號在輸入數據的中間位置左右擺動，可以正確采樣輸入數據。
本文提出的電路結構不需要高頻時鐘信號，因此只要相位調整過程中時鐘信號的脈沖寬度大于器件要求的最小值，且滿足整個電路滿足建立保持時間就可以正常工作。因此最小的時鐘周期T=max(3*Tmin，Tper)，其中Tmin是所用器件時鐘信號脈沖寬度的最小值，Tper是滿足建立保持時間的最小時鐘周期。例如EP2C35F672C6芯片工作時鐘高電平脈沖最小值為1ns，采用該芯片電路的工作頻率可以達到300MHz，這個工作頻率已經通過了Altera DE2板的硬件驗證。如果采用更快的器件如Cyclone III EP3C10T144C7，時鐘脈沖寬度最小值0．625ns，經過仿真驗證其工作頻率可以達到400MHz。在時鐘調整模塊后加一個簡單的二分頻電路，就可以實現12個時鐘相位的調整精度，根據不同器件的性能很容易進行擴展，達到所需要的設計要求。
4 結論
本文利用時鐘切換的方法，在低端AlteraEP2C5T144C6上實現了204．8MHZ的時鐘數據恢復電路，并通過了硬件驗證。通過理論分析給出了決定該電路工作頻率的主要因素，同時對該電路稍加改動就可以實現更高精度的時鐘數據恢復電路，具有很好的擴展性，為利用中低端FPGA實現高速通信系統提供了一種可參考的解決方案。
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