模塊化FPGA設計在某雷達接收機中的應用

3．2 FPGA各個模塊的基本功能
3．2．1 時鐘產生模塊
時鐘產生模塊利用系統基準信號為整個系統提供時鐘信號，保證系統的同步運行，具體如下：為ADC提供采樣信號；為DSP提供時鐘信號；為信號處理模塊提供時鐘信號；為時間解碼模塊提供時鐘信號；為通信控制模塊提供時鐘信號。其中，后3類時鐘信號為FPGA內部信號，無需輸出。
3．2．2 時間解碼模塊
時間解碼模塊利用時間碼信號和時鐘產生模塊送來的時鐘信號為整個系統提供時間信息和時基信號，保證系統在時間上的同步運行，具體如下：接收時間碼信號，解碼得到時間信息；產生與時間碼信號對準的時基信號。
3．2．3 信號處理模塊
信號處理模塊接收ADC數據，完成信號處理，包括以下內容：信號的下變頻處理；信號的濾波抽取處理。
3．2．4 通信控制模塊
通信控制模塊其外部完成與DSP單元、外部設備的通信；其內部完成與時鐘產生模塊、時間解碼模塊、信號處理模塊的通信。
3．3 FP6A各個模塊設計原理及解決方法
3．3．1 各模塊組成
(1)時鐘產生模塊。時鐘信號的產生利用PLL和分頻器，對基準信號進行處理得到，設計時應注意ADC采樣信號同相，同時保證信號處理模塊時鐘信號和FPGA接收的ADC數據相差要求的固定值。
(2)時間解碼模塊。時間解碼模塊由編碼器、解碼器和分頻鏈組成，時間碼解碼器的主要作用是譯碼得到秒信號和時間信息，分頻鏈路的主要作用是產生與譯碼秒同步的分頻信號。
(3)信號處理模塊。信號處理模塊由A、B兩個通道組成，兩個通道結構相同，分別處理兩個點頻的中頻信號；每個通道又由和信號和差信號兩個子通道組成，兩個子通道都是數字下變頻器(DDC)，其結構相同，分別處理和／差兩路信號。原理框圖如圖4所示。

對于每個通道而言，和信號的處理結果分為一次抽取結果和二次抽取結果(每個結果又包含同相和正交兩路)，分別用于信號頻譜識別和環路跟蹤；差信號的處理結果為二次抽取結果，同相和正交兩路信號分別對應于方位和俯仰角誤差信號。
子通道實質上是一個數字接收信號處理器，原理圖如圖5所示。其基本功能是數字下變頻和數據降速率處理，它由數控振蕩器、數字下變頻器和兩級積分梳狀抽取濾波器組成。信號進入后，首先進行下變頻，得到正交的兩路基帶信號I和Q，然后分別對這兩路信號進行濾波和抽取，降低數據速率，以滿足后續處理的要求。

信號處理模塊一共有4個子通道，共形成8個數據準備好信號，但考慮到各個子通道由同一個時鐘信號同步，并且在復位信號(ACLR)過后開始工作，因此選擇通道A的和信號子通道一次和二次抽取數據準備好信號作為整個信號處理模塊數據準備好信號。