模塊化FPGA設(shè)計在某雷達(dá)接收機(jī)中的應(yīng)用

3．2 FPGA各個模塊的基本功能
3．2．1 時鐘產(chǎn)生模塊
時鐘產(chǎn)生模塊利用系統(tǒng)基準(zhǔn)信號為整個系統(tǒng)提供時鐘信號，保證系統(tǒng)的同步運(yùn)行，具體如下：為ADC提供采樣信號；為DSP提供時鐘信號；為信號處理模塊提供時鐘信號；為時間解碼模塊提供時鐘信號；為通信控制模塊提供時鐘信號。其中，后3類時鐘信號為FPGA內(nèi)部信號，無需輸出。
3．2．2 時間解碼模塊
時間解碼模塊利用時間碼信號和時鐘產(chǎn)生模塊送來的時鐘信號為整個系統(tǒng)提供時間信息和時基信號，保證系統(tǒng)在時間上的同步運(yùn)行，具體如下：接收時間碼信號，解碼得到時間信息；產(chǎn)生與時間碼信號對準(zhǔn)的時基信號。
3．2．3 信號處理模塊
信號處理模塊接收ADC數(shù)據(jù)，完成信號處理，包括以下內(nèi)容：信號的下變頻處理；信號的濾波抽取處理。
3．2．4 通信控制模塊
通信控制模塊其外部完成與DSP單元、外部設(shè)備的通信；其內(nèi)部完成與時鐘產(chǎn)生模塊、時間解碼模塊、信號處理模塊的通信。
3．3 FP6A各個模塊設(shè)計原理及解決方法
3．3．1 各模塊組成
(1)時鐘產(chǎn)生模塊。時鐘信號的產(chǎn)生利用PLL和分頻器，對基準(zhǔn)信號進(jìn)行處理得到，設(shè)計時應(yīng)注意ADC采樣信號同相，同時保證信號處理模塊時鐘信號和FPGA接收的ADC數(shù)據(jù)相差要求的固定值。
(2)時間解碼模塊。時間解碼模塊由編碼器、解碼器和分頻鏈組成，時間碼解碼器的主要作用是譯碼得到秒信號和時間信息，分頻鏈路的主要作用是產(chǎn)生與譯碼秒同步的分頻信號。
(3)信號處理模塊。信號處理模塊由A、B兩個通道組成，兩個通道結(jié)構(gòu)相同，分別處理兩個點(diǎn)頻的中頻信號；每個通道又由和信號和差信號兩個子通道組成，兩個子通道都是數(shù)字下變頻器(DDC)，其結(jié)構(gòu)相同，分別處理和／差兩路信號。原理框圖如圖4所示。

對于每個通道而言，和信號的處理結(jié)果分為一次抽取結(jié)果和二次抽取結(jié)果(每個結(jié)果又包含同相和正交兩路)，分別用于信號頻譜識別和環(huán)路跟蹤；差信號的處理結(jié)果為二次抽取結(jié)果，同相和正交兩路信號分別對應(yīng)于方位和俯仰角誤差信號。
子通道實質(zhì)上是一個數(shù)字接收信號處理器，原理圖如圖5所示。其基本功能是數(shù)字下變頻和數(shù)據(jù)降速率處理，它由數(shù)控振蕩器、數(shù)字下變頻器和兩級積分梳狀抽取濾波器組成。信號進(jìn)入后，首先進(jìn)行下變頻，得到正交的兩路基帶信號I和Q，然后分別對這兩路信號進(jìn)行濾波和抽取，降低數(shù)據(jù)速率，以滿足后續(xù)處理的要求。

信號處理模塊一共有4個子通道，共形成8個數(shù)據(jù)準(zhǔn)備好信號，但考慮到各個子通道由同一個時鐘信號同步，并且在復(fù)位信號(ACLR)過后開始工作，因此選擇通道A的和信號子通道一次和二次抽取數(shù)據(jù)準(zhǔn)備好信號作為整個信號處理模塊數(shù)據(jù)準(zhǔn)備好信號。