基于FPGA的2M誤碼測試儀設計

E1的幀周期為125μs，兩幀即為250 μs，這樣，若規定當捕捉到第一個同步序列后，只有在一段時間內，每間隔250μs，可連續三次(計數器計數)捕捉到這個同步序列時，才認為找到了幀同步。與此類似，在一段時間內，如果連續三次都沒有捕捉到幀同步序列，那么，即可認為幀同步丟失。其幀同步信號檢測流程如圖9所示。

在單個幀同步序列捕捉的FPGA實現中，“0011011”序列的捕捉由輸入序列移位寄存器、相關運算陣列和相關求和網絡等部分組合完成。工作時，幀同步碼序列“0011O11”首先進入相關運算陣列，而輸入數據流則在時鐘驅動下被送入輸入序列移位寄存器中。在相關運算陣列對輸入序列和幀同步碼進行一次相關運算后，可將結果送入求和網絡。輸入序列移位寄存器每更新一位數據，相關運算陣列就進行一次相關運算，而求和網絡則對每次的結果都進行求和計算。求和網絡輸出的相關值需要與一個檢測門限值作比較，以判斷是否出現同步碼。檢測同步碼“001 1011”的模塊如圖10所示，它由7個觸發器、7個異或非門和一個8輸入與非門構成。該電路可以檢測出sequence串行輸入的數據流中包含的特殊碼字“0011011”，其中利用地線和電源線可將相關運算陣列的一個輸入自右向左的連接成“0011011”，與同步碼字對應的另一個輸入端接輸入序列移位寄存器的輸出，7個對應位可進行異或非(同或)運算，對應位匹配時，結果為“1”。7個異或非門的運算結果進入求和網絡后，只有當7位對應位全都匹配時，捕捉信號SYN才有效(有效狀態為“0”)，此時表明找到了一次同步序列碼。

4 結束語
本文所介紹的誤碼測試系統采用以大規模現場可編程邏輯器件FPGA及外圍接口芯片構成，文中詳細介紹了系統硬件架構中EI接口電路以及FPGA內核中序列發生模塊和序列接收模塊中核心內容的設計方法，并給出了部分模塊的仿真波形。整個誤碼測試系統儀器結構緊湊。實驗表明，該系統在線檢測的速度和穩定度方面都有大的提高。