一種可編程的全數字鎖相環路的實現

1．3 DPLL工作性能分析
可逆計數器Q可看作一個模K分頻器，其輸出頻率為：
fQout＝(KeΦeMf0)／K(Hz) (1)
式中，Φe為相位差，Ke為其系數。
加／減脈沖控制器I／D的輸出頻率為：
fI/Dout＝Nf0+(KeΦeMf0)／(2K)(Hz) (2)
經模N計數器分頻后，鎖相環路的輸出信號OUT64的頻率為：
fouT64=f0+(KeΦeMf0)／(2KN)(Hz) (3)
由于鎖定的極限范圍為KeΦe＝±1，所以從公式(3)可以得到環路的捕捉帶：
△fmax＝(ffouT64)max-f0＝Mf0(2KN)(Hz) (4)
上式表明，M和N確定后，變化可逆計數器Q的模K可以改變環路的捕捉帶。
環路處于鎖定狀態時，環路輸出頻率fouT64必定和輸入信號的頻率fIN64相等，但同時存在一個穩態相位誤差。由式(3)可得：
Φe(∞)＝2KN(fIN64-f0)／(KeMf0) (5)
值得注意的是，即使環路在鎖定狀態下，如果K值取得太小，則可逆計數器因頻繁的循環計數會產生進位或借位脈沖，從而導致了相位抖動，增加了同步誤差。為了減少這種相位抖動，K值必須大于M／4。但K值取得太大會延長環路鎖定時間和減小捕捉帶，因此選擇一個適當的K值相當重要。

圖4

2 全數字鎖相環仿真驗證與分析
2．1 鎖定時間
變模可逆計數器的模數K對DPLL的鎖定時間起著關鍵的作用。圖3為K=2 6時DPLL的輸出仿真波形。環路達到鎖定狀態的仿真時間為371．3μs，而K=2 8時環路達到鎖定狀態的仿真時間為1．54ms。由此可見，模K越大，環路進入鎖定狀態的時間越長。
2．2 捕捉帶
根據公式(4)可以得到這樣的結論：模數K越大，捕捉帶就越小。在本設計中，模數K的變化范圍是2 6～2 16，相應捕捉帶的范圍是32kHz～85．3kHz。
2．3 同步帶
在本設計中，中心頻率為64kHz。將輸入信號頻率偏移該中心頻率，恰能使DPLL鎖定的頻率范圍為同步帶。經過測試，同步帶范圍是63．82kHz～64．1kHz。圖4顯示的是DPLL在同步帶上邊界時的鎖定波形。

2．4 DPLL系統仿真結果
DPLL的系統仿真結果如圖5所示。圖中所顯示的OUTl6、OUT56、OUT64輸出信號符合設計要求。

DPLL設計的關鍵技術集中在數字環路濾波器和數控振蕩器上。數字環路濾波器可以看成模數K可預置的可逆計數器，這個可逆計數器與其它計數器最大的區別是“加”與“減”的計數值能夠相互抵消，因為只有這樣才能保證可逆計數器“加”和“減”的周期相同時，其輸出端不會產生進位或借位脈沖。另外，模數K的選擇非常重要，要綜合考慮捕捉時間和同步誤差相矛盾的問題。在數控振蕩器的設計中，要注意輸入的進位和借位脈沖信號周期不能太小，否則就不能對數控振蕩器起作用，必須擴大輸入的進位和借位脈沖信號的時鐘周期。本設計是將其擴大了16倍。