利用FPGA和CPLD數字邏輯實現ADC

使用級聯積分梳狀(CIC)濾波器，PCM輸入數據可轉換成反映模擬輸入流頻率的輸出流。CIC的功能基本集成(增加或減少)單個位PCM信號，以生成所需比特數的連續輸出信號。在圖4下方的例子中，將藍色位視為一個“1”，白色位作為“-1”，可以清楚地看到，求和(積分)運算將產生輸入波形的數字表示。 (請注意，輸出波形將移位約半周期，因為一個“1”序列將對應數字值的增加，在圖4中， “1”序列在波形的“高”部分產生，而一系列“0”在波形的“低”部分產生。)

由于反饋環路的“跟蹤”過程，RC電路電壓可能圍繞模擬輸入電平擺動。當過采樣觸發器在“1”和“0”之間變化時，RC電路的電壓會從稍高于模擬輸入電平下降至稍低于模擬輸入電平。這個過程一直持續到模擬輸入電平發生變化。這種高頻率噪音可以通過使用可選的數字濾波器來消除。

圖4：Δ-Σ調制器的轉換階段的結果。

較高頻率的設計可以監測多個用于工作和環境狀況通信的音頻附加信號。例如，可定期發出5k和12K Hz信號，以指示遠程音頻監控系統的狀態。這些信號可以指示設備的環境情況(溫度和濕度)。正如前面的例子，通過簡單地添加更多的LVDS輸入，可以支持多路模擬信號。該設計可作為8個模擬信號的中心。通過時分多路復用輸入，僅需要使用一個數字邏輯的副本。

較高頻率的ADC測試結果

較高頻率的ADC電路已用*估板在Lattice XP2-17 FPGA上實現。測試期間使用具有0V至3.3V擺幅的15K Hz輸入信號。使用方案選項2的電路來處理模擬信號，圖1所示的方案選項2使用數字濾波器。結果顯示在圖3的下半部分，窗口的上方顯示接收信號，FFT在底部，F1頻率為15.1K Hz。下邊欄的結果給出9情況下的 ENOB以及61 dB的信噪比。這些結果表明，輸入信號已成功轉換為具有良好分辨率和信噪比的數字信號。