利用FPGA和CPLD數字邏輯實現ADC

如果模擬電壓較高，數字輸出的最高有效位是邏輯“1”。如果模擬電壓較低，則數字輸出為邏輯“0”。SAR移到下一位，采樣時間減半(為整個電壓擺幅的四分之一)。這個過程不斷重復，直到A/D轉換器達到所需的精度。在圖2中的例子中，觀察RC電路電壓是如何逐漸接近模擬輸入值。在這個簡單例子中，SAR(0101)的4位數字輸出展示在圖的底部。

圖2：基于SAR的 A/D轉換器運作實例。

低頻設計可以用來監測幾個模擬電壓的電平，這些電平表示各種電源電壓和環境傳感器的輸出。CPLD實現可以監控PCB的電源電壓(3.3V，2.5V和1.8V)，以及溫度和濕度傳感器和開放式機箱的報警。為測量多個模擬輸入，可針對每個模擬電壓連同附加的RC電路采用一個LVDS輸入。由于模擬電壓是緩慢改變的，LVDS輸出可多路復用，這樣在每個輸入之間就可以共享數字邏輯功能。

低頻/最小邏輯ADC的測試結果

無需可選數字濾波電路的低頻/最小邏輯電路已經用一塊*估板在萊迪思的MachXO CPLD上實現，并使用電壓范圍為0V至3.3V的0.8Hz輸入信號。如圖1所示，采用可選的存儲器緩沖區及萊迪思ispLEVER設計軟件的Reveal Logic Analyzer功能。該功能將緩沖存儲器添加至目標設計，并加入控制數字信號采集、數據緩沖和通過JTAG電纜輸出數據到計算機所需的邏輯。在測試過程中，使用Linear公司的PScope軟件在捕獲的數據上運行FFT。該電路對0.8Hz模擬輸入的響應顯示在圖3的上半部分。

圖3：A/D轉換器的結果實例：低頻和高頻選項。

接收到的數字信號顯示在PScope屏的頂部窗口中?？v軸用來測量代碼步長(0到255)，橫軸用來測量采樣(在這個例子中有1024個樣本)。在邊欄的右上角報告頻率，如f1(基本)頻率。FFT的結果顯示在窗口的下面，根據它們的dB水平通過縱軸顯示諧波頻率。從FFT產生的關鍵參數顯示在右下側欄，其中包括有效位數(ENOB)和信噪比(SNR)。這些結果表明，輸入信號已成功轉換為具有好的分辨率和信噪比的數字信號。

實現更高頻率的ADC

圖1右上角的較高頻ADC的前端仍然采用RC電路和LVDS輸入。過采樣觸發器捕獲LVDS輸入的比較結果。通過驅動RC電路的通用LVCMOS輸出反饋這個信號。如果比較器輸出為邏輯“1”，這意味著模擬輸入高于RC電路的電壓。邏輯“1”通過觸發器采樣，并反饋到RC電路，使RC電路的電壓上升。如果比較器輸出為邏輯“0”，反饋信號將為邏輯“0”，這將會使得RC電壓更低。通過這個簡單的反饋機制，數字值“跟蹤”模擬輸入頻率。

圖4的右下方展示了一個用紅色表示的采樣模擬輸入波形的示例，以及采樣觸發器的輸出：藍色的列代表一個邏輯“1”，白色列代表一個邏輯“0”。注意在通用脈沖編碼調制(PCM)格式中“1”和“0”的改變方式。