基于FPGA的Viterbi譯碼器設計

結合狀態圖可得出如圖3所示的狀態與時間關系圖，稱為網格圖。該圖設輸入信息數目L=5，所以畫有L+N=8個時間單位(節點)，圖3中分別標以0至7。設編譯器從a狀態開始運作。該網格圖的每一條路徑都對應著不同的輸入信息序列。由于所有的可能輸入信息序列共有2KL個，因而其網格圖中所有可能的路徑也是2KL條。

設編譯器送出的碼序列為C，經過離散無記憶信道傳輸后送入譯碼器的是序列R，E是信道錯誤序列，則有：R=C+E。譯碼器根據接收序列R，可以按最大似然估計準則來找出編碼器在網格圖上所走過的路徑，這個過程就是譯碼器計算、尋找的最大似然函數：

經計算可得，上式等價于尋找與R有最小漢明距離的路徑，即尋找：

對于二進制輸入且Q進制輸出的離散無記憶信道，實際上就是尋找與R有最小軟距離的路徑，而此時的度量就是軟判決距離：

式中，Rs與Cjs是接收序列R與Cj序列的Q進制表示。
Viterbi算法是一種基于最大似然估計的算法。它并不是在網格圖上一次比較所有可能的2kl條路徑(序列)，而是接收一段，就計算、比較、選擇一段最可能的碼段(分支)，從而使整個碼序列達到一個有最大似然函數的序列。

3 Viterbi譯碼器的結構
由以上分析可以得出如圖4所示的Viterbi譯碼器的原理框圖。

由圖4可見，Viterbi譯碼器大致可以分為四個部分：支路度量模塊(BMU)、加比選模塊(ACS)、幸存路徑管理模塊(SMU)和輸出產生模塊。其中支路度量模塊用于完成譯碼器輸入信號與網格圖上的可能路徑信號的分支度量計算；加比選模塊主要把前一個狀態的路徑度量與當前輸入信號的分支度量相加，以得到該分支的路徑度量，然后比較不同分支路徑度量的大小，同時找出最小的度量值，并更新該狀態的度量值，最后輸出狀態轉移信息；路徑管理模塊可對加比選單元輸出的狀態轉移信息進行處理，以便為輸出判決做準備。輸出模塊可根據幸存路徑管理單元的輸出進行輸出判決，最后輸出譯碼信息。

4 Viterbi譯碼器的FPGA實現
本文所設計的(2，1，7)Viterbi譯碼器可在Altera公司的QuartusII8．0開發環境下進行設計，并在QuartusII下進行仿真。首先利用編碼器對已知的序列進行編碼，產生這個輸入序列的編碼碼字，并對產生的編碼碼字進行人為加擾，用以驗證所設計的Viterbi譯碼器對錯誤信息的糾錯能力。圖5所示是該譯碼器的仿真圖，對于圖5，通過對比原始編碼序列和譯碼器輸出的序列，可以看出。輸入的序列與譯碼輸出的序列一致，故可證明Vitervi譯碼器設計的正確性。

5 結束語
本文通過在QuartusII8．0下對基于EPGA芯片EP3C120F780C8進行Viterbi譯碼器進行了設計與驗證。結果表明，本設計中的Viterbi譯碼器能夠正確地進行譯碼輸出。