基于FPGA 的低成本長距離高速傳輸系統的設計與實現

　　解碼模塊如圖3 所示，可分為6B／5B 解碼模塊、4B／3B 解碼模塊和誤碼檢測模塊。解碼模塊相對編碼模塊而言邏輯過程要簡單的多，該模塊首先將10 bit 信號分割成4 bit 和6bit 兩部分(高低位必須和編碼端對應)，然后4 bit 和6 bit 數據根據編碼列表分別解碼成3 bit 和5 bit，在解碼過程中判斷是否有誤碼產生有則報錯，無則并行輸出。

圖3 8B/10B 解碼模塊邏輯框圖

　　2.2.數據時鐘恢復模塊

　　在單向數據傳輸中，串行通信通常需要同時提供數據、位時鐘、幀同步脈沖三路信號。在本系統說要求的高速率、長距離的數據傳輸要求下，這種三線連接方式不但浪費導線，而且往往受環境的影響很難實現三路信號間的同步。在本系統中由于輸入信號頻率已知，因此可以在FPGA 芯片內部產生與之同頻的時鐘信號。通過數字鎖相環電路鎖定輸入信號的相位，并使用此時鐘信號對輸入數據進行采樣，從而完成信號的接收。因而，利用數據時鐘恢復模塊可以從串行位流數據中恢復出接收位同步時鐘、幀同步脈沖和接收的數據。

　　數字鎖相環(DPLL)是一種相位反饋控制系統。它根據輸入信號與本地估算時鐘之間的相位誤差對本地估算時鐘的相位進行連續不斷的反饋調節，從而達到使本地估算時鐘相位跟蹤輸入信號相位的目的。DPLL 通常有三個組成模塊：數字鑒相器(DPD)、數字環路濾波器(DLF)、 數控振蕩器(DCO)。根據各個模塊組態的不同，DPLL 可以被劃分出許多不同的類型。根據設計的要求，本文采用超前滯后型數字鎖相環(LL－DPLL)作為解決方案，圖5 是其實現結構。在LL－DPLL 中，DPD 采用微分型超前-滯后數字鑒相器，DLF 用雙向計數邏輯和比較邏輯實現，DCO 采用加扣脈沖式數控振蕩器。這樣設計出來的DPLL 具有結構簡潔明快，參數調節方便，工作穩定可靠的優點，其結構框圖如圖4 所示。

圖4 超前滯后型數字鎖相環

　　環路的工作原理如下：超前滯后型數字鑒相器LL－DPD 比較輸入位流數據DataIn 與本地估算時鐘ClkEst 的相位，給出相位誤差信號Sign 和AbsVal。DLF 對相位誤差信號進行平滑濾波，并生成控制DCO 動作的控制信號Deduct 和Insert。DCO 根據控制信號給出的指令，調節內部高速振蕩器的震蕩頻率，使其輸出時鐘ClkEst(同時反饋給LL－DPD)的相位跟蹤輸入數據DataIn 的相位。

　　3.板級電路設計

　　本系統核心芯片采用Altera 公司的Cyclone III 系列FPGA 中的EP3C5E144C8, Altera 公司的Cyclone III FPGA 系列組合了高性能,低功耗和低成本,邏輯單元(LE) 從5K 到200K,存儲器從0.5Mb 到8Mb,靜態功耗小于1/4 瓦.

　　由于設計要求達到高速率、50 米的傳輸距離,傳統的LVDS 接口雖然可以達到較高的傳輸速率卻不能支持長距離傳輸。所以本系統采用高速串行數字接口(SDI)自適應電纜均衡器及電纜驅動器芯片來實現數據高速率、長距離的傳輸。

　　預加重是在信號發送前對其進行預扭曲，以使接收器上的信號質量如同原始發送的質量。當信號在直流電平上保持超過一個比特的時間時，預加重就會抬高高頻分量而降低低頻分量。本文選用CLC001 電纜驅動芯片，CLC001 采用3.3V 供電，輸出幅度可調，理論數據速率最高可達622Mbps 。

　　接收均衡通過對輸入數據運用相對頻率特征來補償信號的損耗特征。本文選用LMH0074SQ 接收均衡芯片，LM0074SQ 是標準清晰度SDI 電纜均衡器，可在540 Mbps 的速度范圍內操作，輸出抖動典型值為0.2UI。

　　FPGA 外部電路如圖5所示，在發送端，FPGA 產生的LVDS 信號經CLC001 預加重后通過UTP-5 雙絞線傳輸；在接收端，信號先經過LMH0074SQ 均衡后隔直輸出。由于LVDS 接口電平標準要求輸入電壓直流偏置為1.2V，因此需要通過偏置電路在引入1.2V 的直流偏置后再傳給FPGA。

圖5 FPGA 外圍電路